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5.2 代碼編寫中容易出現(xiàn)的問題

• 在for-loop中包括不變的表達式 浪費運算時間

for (i=0;i<4;i=i+1)
 begin
 Sig1 = Sig2;
 DataOut[i] = DataIn[i];
 end

for-loop中第一條語句始終不變,浪費運算時間.   

• 資源共享問題 條件算子中不存在 資源共享 ,如

z = (cond) ? (a + b) : (c + d);

必須使用兩個加法器; 而等效的條件if-then-else語句則可以資源共享 如

if (Cond)
 z = a + b; else z = c + d;

只要加法器的輸入端復用,就可以實現(xiàn)加法器的共享,使用一個加法器實現(xiàn)。

• 由于組合邏輯的位置不同而引起過多的觸發(fā)器綜合 如下面兩個例子

module COUNT (AndBits, Clk, Rst);
 Output Andbits;
 Input Clk,
 Rst;
 Reg AndBits; //internal reg Reg [2:0] Count;
 always @(posedge Clk) begin
 begin if (Rst) Count <= #u_dly 0; else Count <= #u_dly Count + 1;
 End //end if AndBits <= #u_dly & Count; End //end always endmodule

在進程里的變量都綜合成觸發(fā)器了,有4個;

module COUNT (AndBits, Clk, Rst);
 Output AndBits;
 Input Clk,
 Rst;
 Reg AndBits; //internal reg Reg [2:0] Count;
 always @(posedge Clk) begin //synchronous if (Rst)
 Count <= #u_dly 0; else Count <= #u_dly Count + 1;
 End //end always always @(Count) begin //asynchronous AndBits = & Count;
 End //end always Endmodule //end COUNT 

組合邏輯單開,只有3個觸發(fā)器.

• 謹慎使用異步邏輯

module COUNT (Z, Enable, Clk, Rst);
 Output [2:0] Z;
 Input Rst,
Enable,
 Clk;
 
 reg [2:0] Z;
 always @(posedge Clk) begin if (Rst) begin
 Z <= #u_dly 1'b0; end else if (Enable == 1'b1) begin If (Z == 3'd7) begin
 Z <= #u_dly 1'b0;
 End else begin
 Z <= #u_dly Z + 1'b1;
 end
 End
 Else ;
 End //end always Endmodule //end COUNT 

是同步邏輯,而下例則使用了組合邏輯作時鐘,以及異步復位.實際的運用中要加以避免.

module COUNT (Z, Enable, Clk, Rst);
 Output [2:0] Z;
 Input Rst,
 Enable,
 Clk;
 Reg [2:0] Z; //internal wire wire GATED_Clk = Clk & Enable;
 always @(posedge GATED_Clk or posedge Rst) begin if (Rst) begin
 Z <= #u_dly 1'b0; end else begin if (Z == 3'd7) begin
 Z <= #u_dly 1'b0;
end else begin
 Z <= #u_dly Z + 1'b1;
 end
 End //end if End //end always Endmodule //end module 

• 對組合邏輯的描述有多種方式 其綜合結果是等效的

c = a &b;
 等效于
 c[3:0] = a[3:0] & b[3:0];
 等效于
 c[3] = a[3] & b[3];
 c[2] = a[2] & b[2];
 c[1] = a[1] & b[1];
 c[0] = a[0] & b[0];
 等效于 for ( i=0; i<=3; i = i + 1)
 c[i] = a[i] & b[i];

可以選擇簡潔的寫法.

• 考慮綜合的執(zhí)行時間

通常會推薦將模塊劃分得越小越好， 事實上要從實際的設計目標， 面積和時序要求出發(fā)。好的時序規(guī)劃和合適的約束條件要比電路的大小對綜合時間的影響要大。要依照設計的目標來劃分模塊， 對該模塊綜合約束的scripts也可以集中在該特性上。要選擇合適的約束條件， 過分的約束將導致漫長的綜合時間。最好在設計階段就做好時序規(guī)劃 。通過綜合的約束scripts來滿足時序規(guī)劃。這樣就能獲得既滿足性能的結果 ，又使得綜合時間最省 。從代碼設計講 ，500~5000行的長度是合適的。

• 避免點到點的例外

所謂點到點例外 Point-to-point exception ，就是從一個寄存器的輸出到另一個寄存器的輸入的路徑不能在一個周期內完成。多周期路徑就是其典型情況 。多周期路徑比較麻煩， 在靜態(tài)時序分析中要標注為例外， 這樣可能會因為人為因素將其他路徑錯誤地標注為例外， 從而對該路徑?jīng)]有分析， 造成隱患。避免使用多周期路徑， 如果確實要用 ，應將它放在單獨一個模塊， 并且在代碼中加以注釋。

• 避免偽路徑(False path)

偽路徑是那些靜態(tài)時序分析 STA 認為是時序失敗， 而設計者認為是正確的路徑。通常會人為忽略這些warning ，但如果數(shù)量較多時 ，就可能將其他真正的問題錯過了。

• 避免使用Latch

使用Latch必須有所記錄， 可以用All_registers -level_sensitive來報告設計中用到的Latch 。不希望使用Latch時 ，應該對所有輸入情況都對輸出賦值， 或者將條件賦值語 句寫全， 如在if語句最后加一個else， case語句加defaults。

• 當你必須使用Latch時 ，為了提高可測性， 需要加入測試邏輯。

不完整的if和case語句導致不必要的latch的產(chǎn)生， 下面的語句中 DataOut會被綜合成鎖存器 。如果不希望在電路中使用鎖存器， 它就是錯誤。

always @(Cond) begin if (Cond) DataOut <= DataIn end

• 避免使用門控時鐘

使用門控時鐘(Gated clock)不利于移植 ，可能引起毛刺， 帶來時序問題 ，同時對掃描鏈的形成帶來問題。門控鐘在低功耗設計中要用到 ，但通常不要在模塊級代碼中使用 ?？梢越柚赑ower compiler來生成 ，或者在頂層產(chǎn)生。

• 避免使用內部產(chǎn)生的時鐘

在設計中最好使用同步設計。如果要使用內部時鐘 ，可以考慮使用多個時鐘。因為使用內部時鐘的電路要加到掃描鏈中比較麻煩，降低了可測性， 也不利于使用約束條件來綜合。

• 避免使用內部復位信號。

模塊中所有的寄存器最好同時復位。如果要使用內部復位， 最好將其相關邏輯放在單獨的模塊中， 這樣可以提高可閱讀性。

• 如果確實要使用內部時鐘， 門控時鐘 ，或內部的復位信號 ，將它們放在頂層。

將這些信號的產(chǎn)生放在頂層的一個獨立模塊， 這樣所有的子模塊分別使用單一的時鐘和復位信號。一般情況下內部門控時鐘可以用同步置數(shù)替代。

6 附錄

6.1 Module 編寫示例

/* *\
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 Author ﹕
 Description ﹕
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 Revision History ﹕mm/dd/yy
 Revision 1.0
 Email ﹕ M@sz.huawei.com.cn
 Company ﹕ Huawei Technology .Inc
 Copyright(c) 1999, Huawei Technology Inc, All right reserved
\* */ Module module_name(
  Output_ports, //comment ; port description Input_ports, //comment ; port description Io_ports, //comment ; port descripttion Clk_port, //comment ; port description Rst_port //comment ; port description ); //port declarations Output [31:;0] Dataout;
 Input [31:0] Datain;
 Inout Bi_dir_signal;
 Input input1,
 Input2; //interrnal wire/reg declarations Wire [31:0] internal_data;
 Reg output_enable; //module instantiations , Self-build module Module_name1 Uinstance_name1(...); Module_name2 Uinstance_name2(...); // TSC4000 cell DTC12 V1 (.Clk(Clk), .CLRZ(Clr), .D(Data), .Q(Qout)); //continuous assignment Assign Data_out = out_enable ? Internal_data : 32’hz; //always block Always @(input2)
 Begin
 ...
 End //function and task definitions Functiom [function_type] function_name;
   Declarations_of_inputs;
  [declarations_of_local_variables];
   Begin
    Behavirol_statement;
    Function_name = function_express;
   End
  Endfunction //end function_name Endmodule //end module_name  

6.2 testbench編寫示例

下面是一個格雷碼的測試模塊, module TB_GRAY;
 reg Clock;
 reg Reset;
 wire [7:0] Qout;
 integer fout; //輸出文件指針 parameter CYC = 20; GRAY DUT(.Clock(Clock),.Reset(Reset),.Qout(Qout));

initial
begin
  Clock = 1'b0;
  Reset =1'b1;
  #(5*CYC) Reset = 1'b0;
  #(5*CYC) Reset = 1'b1;
  #(5000*CYC)
  $fclose(fout);
  $finish;
end

 initial
 begin
  $shm_open("GRAY.shm");
  $shm_probe("AS");
  fout=$fopen("gray.dat");
 end
 
always #CYC Clock = ~ Clock; //輸出數(shù)據(jù)到文件gray.dat always @(posedge Clock)
begin
  $fwrite(fout,"%d %b\n",Qout,Qout);
end

endmodule

1. 在testbench中避免使用絕對的時間,如#20,#15或#(CYC+15)等,應該在文件前面使用parameter定義一些常量,使得時間的定義象#(CYC+OFF0)的形式,便于修改。

2. 觀測結果可以輸出到波形文件GRAY.shm ，或數(shù)據(jù)文件gray.dat 。生成波形文件可以用simwave觀測結果 ，比較直觀。而生成數(shù)據(jù)文件則既可以快速定位 ，也可以通過編寫的小程序工具對它進行進一步的處理。

3. 對大的設計的頂層仿真 ，一般不要對所有信號跟蹤， 波形文件會很大， 仿真時間延長，可以有選擇的觀測一些信號。