摘要：在數(shù)字匹配濾波器和超前滯后鑒相環(huán)路的理論基礎(chǔ)上，采用VHDL編程，在FPGA芯片上實現(xiàn)PN碼捕獲和跟蹤的電路。詳細討論了各電路模塊的設(shè)計實現(xiàn)方法。完成電路的仿真驗證，給出了仿真波形。結(jié)果表明電路工作正?？煽?，系統(tǒng)擴展方便靈活，滿足設(shè)計要求。
關(guān)鍵詞：FPGA；PN碼捕獲；PN碼跟蹤；數(shù)字匹配濾波器；超前滯后環(huán)路

    在接收機端，為了接收到正確的信號，必須使得本地PN碼與接收信號PN碼嚴格同步。PN碼同步的過程分為兩個階段：捕獲和跟蹤。典型的捕獲方法是匹配濾波器法，而跟蹤則常用超前滯后鑒相跟蹤環(huán)路。隨著可編程邏輯器件FPGA的大規(guī)模使用，數(shù)字電路系統(tǒng)的設(shè)計變得更加靈活和方便，并且易于系統(tǒng)維護和更新。本設(shè)計采用VHDL編程，用FPGA實現(xiàn)了PN碼捕獲和跟蹤的電路。

1 捕獲和跟蹤的原理
    如圖1所示，捕獲和跟蹤環(huán)路主要由數(shù)字匹配濾波器模塊、PN碼發(fā)生器模塊、碼時鐘發(fā)生器模塊和鑒相模塊組成。捕獲和跟蹤主要利用PN碼的自相關(guān)特性和鑒相特性，如圖2所示。其中圖2(a)是序列的自相關(guān)函數(shù)R(τ)，利用此特性，讓接收信號依次劃過本地PN碼，并進行相關(guān)運算，當(dāng)兩者同步時，相關(guān)值達到相關(guān)峰值，大于預(yù)先設(shè)定的門限，表明此時完成捕獲。圖2(b)中虛線①是自相關(guān)函數(shù)向右移Tc／2之后的自相關(guān)函數(shù)R(τ-Tc／2)，虛線②是自相關(guān)函數(shù)向左移Tc／2之后的自相關(guān)函數(shù)R(τ+Tc／2)，而實線是R(τ-Tc／2)減去R(τ+Tc／2)之后的S型鑒相曲線D(τ)。當(dāng)τ=0時，鑒相結(jié)果為0，表明本地PN碼與接收信號同步。當(dāng)τ≠0時，鑒相器輸出正或負的極性結(jié)果，調(diào)整PN碼時鐘提前或者滯后PN碼。其中：Tc是PN碼片周期。

1．1 捕獲
    捕獲利用PN碼的序列自相關(guān)特性，如圖2(a)所示。捕獲常用數(shù)字匹配濾波器法。數(shù)字匹配濾波器法雖然電路結(jié)構(gòu)較復(fù)雜，消耗資源較多，但捕獲過程很快，通常可以在一個PN碼周期內(nèi)完成。用數(shù)字匹配濾波器法捕獲擴頻碼時，以靜止的本地PN碼作為濾波器的抽頭，接收到的信號序列依次劃過本地PN碼，每一個時刻都可以產(chǎn)生一個相關(guān)結(jié)果。當(dāng)兩個序列相位對齊時，相關(guān)結(jié)果將有一個相關(guān)峰值(擴頻序列在零相位時的自相關(guān)函數(shù)值)輸出，相關(guān)值大于預(yù)先設(shè)定的門限時表示捕獲成功，此時接收信號與本地PN碼粗同步，同步在一個PN碼元時長，下一步進入跟蹤階段進行精確同步。
1．2 跟蹤
    跟蹤常用超前滯后跟蹤環(huán)法，利用PN碼的鑒相特性，如圖2(b)所示。輸入擴頻信號分別和超前、滯后1／2個碼元周期的PN碼進行相關(guān)運算，兩者相關(guān)值之差作為鑒相結(jié)果輸入至碼時鐘生成器來調(diào)整PN碼相位，保持本地PN碼與接收信號之間的嚴格同步。同時擴頻信號與本地PN碼相關(guān)之后解擴輸出。若連續(xù)幾次失步，則重新轉(zhuǎn)入捕獲階段，進行粗同步。

2 捕獲和跟蹤環(huán)的各子模塊設(shè)計
2．1 數(shù)字匹配濾波器模塊
    本文采用的PN碼為63位m序列，取數(shù)字匹配濾波器的抽頭個數(shù)和PN碼的位數(shù)相同，即為63位，在FPGA中就是要用一個63位的存儲器。接收數(shù)據(jù)用一個63位的移位寄存器存儲，每一時刻讓移位寄存器和存儲器的每一位進行相關(guān)運算，并將相關(guān)值輸出。直到輸出的相關(guān)值大于門限時表示已經(jīng)產(chǎn)生相關(guān)峰值，說明接收信號與本地PN碼已經(jīng)同步在一個碼元時長的相位差范圍內(nèi)，并置跟蹤信號為高電平，轉(zhuǎn)入捕獲進行精確同步。該模塊的結(jié)構(gòu)圖如圖3所示。

2．2 PN碼發(fā)生器模塊
    根據(jù)PN碼時鐘利用2位相鄰移位寄存器延遲1／2個碼片周期，產(chǎn)生三路PN碼，本地PN碼一路、提前半個周期和延遲半個周期的各一路，共三路PN碼。來自數(shù)字匹配濾波器模塊的輸出跟蹤信號作為該模塊的使能啟動信號。
2．3 鑒相器模塊
    三路PN碼與接收信號進行相關(guān)運算，中間一路PN碼與接收信號相關(guān)運算后產(chǎn)生解擴信號并輸出；早遲兩路PN碼與接收信號相關(guān)后產(chǎn)生相關(guān)值并進行比較，用于控制PN碼時鐘信號。若早路PN碼與接收信號相關(guān)值大，則表示本地PN碼較接收信號相位提前，需控制PN碼時鐘信號滯后；若遲路PN碼與接收信號相關(guān)值較大，則表示本地PN碼較接收信號相位落后，需控制PN碼時鐘信號提前。若連續(xù)幾個PN碼周期相關(guān)值都小于設(shè)定的門限時，表示PN碼失步，需要重新轉(zhuǎn)入捕獲階段。來自數(shù)字匹配濾波器模塊的輸出跟蹤信號作為該模塊的使能啟動信號。
2．4 碼時鐘發(fā)生模塊
    根據(jù)鑒相器的結(jié)果滯后或者提前PN碼時鐘周期，并輸出至PN碼發(fā)生器，用于調(diào)整PN碼的相位，每次改變1／8個PN碼時鐘周期。圖4示出了該模塊的結(jié)構(gòu)圖，reset是系統(tǒng)復(fù)位信號，高電平有效；cyclk是時鐘輸入端，時鐘頻率是PN碼頻率的8倍；內(nèi)部設(shè)置加法器，記滿8則清零；如果沒有調(diào)整信息，則計數(shù)器正常加1；e_clk為超前指示，高電平有效，當(dāng)e_clk有效時，計數(shù)器停止加法，則pnclk滯后1／8個PN碼元；l_clk為滯后指示，高電平有效，l_clk為高電平時，計數(shù)器在cyclk上升沿加2，則控制pnclk提前1／8個PN碼元。

3 捕獲和跟蹤環(huán)在FPGA上的實現(xiàn)
    本系統(tǒng)采用Altera公司的系列芯片，用VHDL語言編程，在Quartus 8．0中建模仿真。按照如下步驟完成擴頻碼的捕獲和跟蹤，并給出了仿真波形圖，進行了結(jié)果分析。
    接收信號經(jīng)過A／D變換之后進入FPGA，首先進入捕獲模塊，每一個PN碼片時刻都有一個相關(guān)值輸出，當(dāng)相關(guān)值大于門限表示捕獲成功，轉(zhuǎn)入跟蹤階段。在跟蹤階段，PN碼發(fā)生模塊根據(jù)碼時鐘產(chǎn)生模塊的時鐘信號產(chǎn)生三路PN碼(超前、中間、滯后)，接收信號與三路PN碼在鑒相模塊分別進行相關(guān)，中間一路產(chǎn)生解擴碼輸出，超前、滯后兩路的相關(guān)值作差并將結(jié)果輸出至碼時鐘產(chǎn)生模塊，來調(diào)整PN碼時鐘，從而控制PN碼的相位，每次調(diào)整1／8個碼片周期。當(dāng)連續(xù)三次中間一路的相關(guān)值小于門限時表示已經(jīng)失步，需要重新捕獲，接下來將轉(zhuǎn)入捕獲階段。沿此環(huán)路即可實現(xiàn)本地PN碼與接收擴頻碼的捕獲和跟蹤，進而完成信號的解擴輸出。
3．1 碼時鐘發(fā)生模塊仿真結(jié)果分析
    圖5給出了碼時鐘發(fā)生模塊的仿真結(jié)果。其中cyclk是系統(tǒng)輸入時鐘；e_clk為超前指示，l_clk為滯后指示，pnclk為輸出PN碼時鐘。當(dāng)e_clk為高電平時，在左側(cè)黑實線處可看到該模塊輸出的pnclk滯后了1／8個PN碼元；當(dāng)l_clk為高電平時，在右側(cè)黑實線處可看到輸出的pnclk會提前1／8個PN碼元。

3．2 捕獲仿真結(jié)果分析
    圖6(a)是捕獲階段的仿真結(jié)果圖。其中cyclk是系統(tǒng)輸入時鐘；pnclk是捕獲階段產(chǎn)生本地：PN碼的PN時鐘；reset是復(fù)位信號；sigin是輸入擴頻信號，jiekuo是輸出解擴信號；shibuj是捕獲模塊的啟動使能信號，高電平有效；genzong是跟蹤環(huán)路的啟動使能信號，高電平有效；xiangguangzhi是接收信號與本地PN碼的相關(guān)值累加和。圖6(b)中將xiangguanzhi信號放大，門限設(shè)置為1 760。在圖中右側(cè)黑實線處，此時相關(guān)值已經(jīng)大于門限，表示捕獲成功，置genzong信號為高電平，shibuj信號為低電平，啟動跟蹤環(huán)路，終止捕獲環(huán)路。同時產(chǎn)生三路PN碼。

3．3 跟蹤環(huán)路仿真結(jié)果分析
    圖7是跟蹤仿真結(jié)果圖。其各信號代表的意思同上。人為調(diào)整sigin的相位，跟蹤環(huán)路總是可以跟蹤輸入擴頻信號的變化，并準確解擴輸出，上述解擴輸出結(jié)果為01000010。其中黑色實線處是解擴毛刺，不影響結(jié)果的輸出。

3．4 連續(xù)三次失步之后轉(zhuǎn)入重新捕獲仿真結(jié)果及分析
    圖8中cyclk是系統(tǒng)時鐘信號，pnclk是捕獲模塊產(chǎn)生PN碼的PN時鐘；reset是系統(tǒng)復(fù)位信號；sigin是輸入擴頻信號，genzong是跟蹤環(huán)路的使能信號，高電平有效；shibuj是捕獲的啟動使能信號，高電平有效；圖中每個黑色實線處是一個PN碼周期的結(jié)束處，即兩道黑色實線之間是一個PN碼周期。在第三道黑色實線后genzong信號變?yōu)榈碗娖剑瑂hibuj信號變?yōu)楦唠娖?，即跟蹤環(huán)路終止，捕獲環(huán)路重新啟動。

4 結(jié)語
    本文介紹了直擴系統(tǒng)中PN碼同步捕獲和跟蹤的方法，用VHDL語言完成了電路各個模塊的編程實現(xiàn)，在Quartus 8．0中進行了仿真，并給出了仿真波形，證明電路工作正確可靠，滿足設(shè)計要求。