隨著工藝尺度不斷縮小，器件常常需要多個電源。為了減小功耗和最大限度地提高性能，器件的核心部分一般趨向于在低電壓下工作。為了與傳統(tǒng)的器件接口，或與現(xiàn)有的I/O標準配合，I/O接口的工作電平往往與核心部分不同，一般都高于核心部分的工作電壓。器件通常支持電平各不相同 (1.8V、2.5V 或 3.3V)的多個I/O組件。為能重新配置器件或對器件重新編程，通常還需要支持另外一個電源。顯然，這些電源間相互關聯(lián)，以及電源數(shù)量的增加，會大大增加板級電源管理的復雜性。

采用現(xiàn)場可編程門陣列 (FPGA)、數(shù)字信號處理器 (DSP) 和專用集成電路 (ASIC) 的設計可能需要4到5個，甚至更多的電源，需要按照預先設定的順序和電壓攀升率完成上電，從而避免諸如閉鎖、涌流或I/O口爭奪等問題。此外，許多應用都要求上電順序和電壓攀升率可調節(jié)，以適應不同的應用情況。

為了滿足這些應用要求，功率系統(tǒng)管理部分必須具備上電即用的能力，這樣，它才能對多個模擬電壓輸入進行采樣和監(jiān)控。功率系統(tǒng)的管理器要基于系統(tǒng)需求，以適當?shù)碾妷号噬薯樞騿佣鄠€電源。該管理器還需具靈活性，能調節(jié)出不同的上電順序和電壓攀升率，并記住上電順序和電壓攀升率控制中使用的參數(shù)。

具有上電即用功能的混合信號FPGA在這種類型的功率管理控制上具有很多優(yōu)勢。這種FPGA在單芯片中集成了大容量的嵌入 Flash內存塊、可編程邏輯和可配置模擬構件。由于集成了大容量的嵌入Flash內存塊，因此能讓設計人員實現(xiàn)眾多的任務，包括記錄系統(tǒng)歷史運行性能、更新工作參數(shù)、監(jiān)視系統(tǒng)參數(shù)以預見可能發(fā)生的故障 (即預報功能)、EEPROM仿真，以及啟動代碼存儲。除電源管理外，這種器件還能被用于控制開關電壓的攀升率。這種FPGA對模擬系統(tǒng)進行適當配置，可實現(xiàn)對多達30路模擬信號進行采樣和監(jiān)視；同時利用柵極驅動電流能控制多個電源的上電順序和電壓攀升率的可編程特性，控制多達10個柵極驅動電路。

利用混合信號 FPGA (如 Actel 的 Fusion PSC) 的這種可編程柵極驅動電路來控制電源電壓的攀升率，四線模擬 I/O 結構 (參見圖 1) 是個關鍵。四線模擬 I/O 由 4 個 I/O 端構成，包括模擬電壓輸入 (AV)、模擬電流輸入 (AC)、模擬溫度輸入 (AT)，以及單柵極驅動輸出 (AG)。AV、AC 和 AT 用于在將模擬信號送到可配置的 12 位逐次逼近寄存器 (SAR) 實現(xiàn)的模數(shù)轉換器 (ADC) 前，對信號進行預調。四線模擬輸入的電壓承受能力達 12 V ± 10%。該四線模擬結構在預定標值、正負電壓范圍，以及 I/O 功能上有很大的可配置范圍。

圖1：四線模擬I/O結構

如果設計人員能采用這種四線模擬結構和ADC，混合信號FPGA就可為實現(xiàn)上電順序管理和電壓攀升率控制提供智能、簡潔及靈活的解決方案。這種方案不需要外接電阻網絡、比較電路或MOSFET驅動電路之類的部件，因而能大幅節(jié)省板卡空間和降低系統(tǒng)成本。而且，還能實現(xiàn)真正的上電順序管理，且不依賴于主電源的上升時間。

要實現(xiàn)對上電順序和上電電壓攀升率的控制，可配置混合信號FPGA，使其不斷地監(jiān)視各個電源。該FPGA能根據(jù)用戶定義的條件來開啟功率MOSFET管，為負載提供所需的功率。用戶可利用其電壓監(jiān)視功能，及預先定義的電源開啟條件，在另一電源達到某一電平時開啟該電源，或在另一電源開啟后經一定延遲后再開啟該電源。同時，用戶還可選擇柵極驅動電流來控制各個電源的上電攀升率；這個功能是針對外部的P型或N型MOSFET而設計。

圖1所示為典型的功率控制配置。在該配置中，AV和AC代表供電側或電源，AT在負載側，并有一個由AG輸出控制的外接MOSFET來控制供給負載的功率。AV監(jiān)視電源電壓。

一旦電源達到用戶設定的電平并穩(wěn)定下來，就可用AG來開啟MOSFET，使負載側上電。柵極驅動是可配置的電流源，需要有一個上拉電阻或下拉電阻 (見圖2)。AG和外接功率MOSFET決定負載側電源的開關電壓攀升率。我們將通過下面給出的例子來說明如何確定和控制這個攀升率。

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