邏輯設計中經常會遇到并行和串行邏輯的概念，并行邏輯通常需要大量的邏輯塊輸入，如圖1所示。采用并行邏輯后，可以減少邏輯的級數，從而改善設計的性能，提高器件工作速度。并行邏輯的速度提高是以器件的資源利用率下降為代價的。

圖1 并行邏輯結構

串行邏輯需要多級組合邏輯，如圖2所示。顯然串行邏輯執(zhí)行速度要比并行邏輯慢，因為它使用了較多的邏輯級數，但好處是器件內部的資源利用率高。

圖2 串行邏輯結構

并行邏輯和串行邏輯的典型HDL結構為“case”和“if……else”語句。如果需要提高器件的速度，在設計中就不要采用“i……else”語句。在綜合工具中，對于這兩種邏輯結構的優(yōu)化處理可以通過選擇基于“面積”或“速度”原則的參數設置來實現。