摘 要： 為滿足現(xiàn)代通信技術(shù)、雷達(dá)技術(shù)、電子測量以及光電應(yīng)用領(lǐng)域?qū)Ω叻€(wěn)定度高準(zhǔn)確度時鐘的要求，設(shè)計了一種基于數(shù)字鎖相環(huán)的晶振同步系統(tǒng)。系統(tǒng)以基于FPGA數(shù)字延遲線的高分辨率鑒頻鑒相器以及在MicroBlaze核中實現(xiàn)的卡爾曼數(shù)字環(huán)路濾波器為核心，通過16 bit DAC微調(diào)本地晶振振蕩頻率，使其同步于GPS秒脈沖，從而獲得了高準(zhǔn)確度高、穩(wěn)定度的本地時鐘。
關(guān)鍵詞： GPS；FPGA；頻率校準(zhǔn)；延遲線；卡爾曼濾波器

現(xiàn)有的射頻頻率源大多采用恒溫晶振作為頻標(biāo)，以獲得比較好的頻率短期穩(wěn)定度，但是恒溫晶振的長期穩(wěn)定度不能保證，存在累積誤差，需要定期校準(zhǔn)。本設(shè)計利用GPS秒脈沖沒有累計誤差的特點(diǎn)，通過測量本地晶振與GPS秒脈沖的頻率以及相位誤差，將誤差進(jìn)行卡爾曼濾波后送入PI調(diào)節(jié)器，并將得到的誤差轉(zhuǎn)為DAC的輸入值來調(diào)整本地晶振的輸出頻率，從而獲得一個長期與短期穩(wěn)定度都很好的頻標(biāo)[1]。該模塊的alce主要在FPGA內(nèi)部實現(xiàn)，降低了規(guī)模，便于其集成于與其他通信、測量系統(tǒng)中。
1 系統(tǒng)設(shè)計
系統(tǒng)總體設(shè)計方案如圖1所示，其中GPS接收模塊可以輸出由GPS信號中的秒脈沖信號。在FPGA模塊中，實現(xiàn)了一個由計數(shù)器和數(shù)字延遲線構(gòu)成的高精度鑒頻鑒相器和一個由卡爾曼濾波以及PI控制器構(gòu)成的數(shù)字環(huán)路濾波器。DAC模塊將環(huán)路濾波器的輸出轉(zhuǎn)換為對晶振頻率的控制量，從而構(gòu)成一個數(shù)字鎖相環(huán)。在環(huán)路鎖定的情況下，本地振蕩器的振蕩頻率即可與GPS星載原子鐘保持嚴(yán)格同步。

2 電路設(shè)計
2.1 高精度鑒頻鑒相器的設(shè)計
在傳統(tǒng)的鑒相器設(shè)計中，通常只是利用一個計數(shù)器對輸入信號進(jìn)行計數(shù)，受到電路的工作頻率限制，其精度大約在10 ns量級。由此產(chǎn)生的量化誤差，將對系統(tǒng)的準(zhǔn)確度造成很大影響。為了達(dá)到1e-10甚至更高的準(zhǔn)確度，就需要提高時間測量的精度。在以往的設(shè)計中，通常采用專用TDC芯片測量，但其成本高，對PCB設(shè)計很敏感。為此，本系統(tǒng)在采用計數(shù)器進(jìn)行粗測量的同時，利用Xilinx公司的FPGA內(nèi)部的高速進(jìn)位資源，構(gòu)建了一個數(shù)字延遲線，實現(xiàn)了100 ps量級的細(xì)測量，即在FPGA內(nèi)部實現(xiàn)了一個TDC單元，從而降低了頻率量化對系統(tǒng)準(zhǔn)確度的影響。另外，從相位噪聲的角度分析，提高鑒相器的量化位數(shù)，也可以有效地降低量化噪聲對系統(tǒng)相位噪聲的影響。
由于秒脈沖的時間相對測量精度比較長，為了實現(xiàn)大范圍的測量，設(shè)計中采用了鑒頻鑒相器測量GPS秒脈沖與本地振蕩器的偏差。如圖2所示，其中由100 MHz時鐘驅(qū)動的粗計數(shù)器實現(xiàn)了頻率的測量，而由數(shù)字延遲線構(gòu)成的鑒相器，可以測量遠(yuǎn)小于一個時鐘周期的相位誤差。

如圖2，同步器的功能是將異步的秒脈沖信號與時鐘同步，作為計數(shù)器的同步置零輸入，由兩級D觸發(fā)器的級聯(lián)構(gòu)成，用于保證時序裕量可以讓潛在的亞穩(wěn)態(tài)可能性降到最低，即保證當(dāng)觸發(fā)信號在時鐘信號的保持建立窗口中到達(dá)時，可以讓觸發(fā)器有足夠時間恢復(fù)到穩(wěn)定狀態(tài)。計數(shù)器為一個同步置零計數(shù)器。為了在大約1 s的時間內(nèi)對100 MHz時鐘進(jìn)行計數(shù)，計數(shù)器的位寬被設(shè)計為27 bit。
數(shù)字延遲線則是用于測量同步觸發(fā)信號與異步秒脈沖之間的時間差，是本測量模塊的關(guān)鍵。為了實現(xiàn)高精度時間測量，本系統(tǒng)采用了一種基于抽頭延遲線的方法，其中延遲線由多個延遲單元組成，每個延遲單元都有相同的傳輸時延τ。通過采樣初始脈沖在線路中傳播時線路的狀態(tài)，利用內(nèi)插法，完成對兩個觸發(fā)脈沖時間間隔的測量，從而獲得秒脈沖與本地振蕩器的相位差。
在FPGA中，有乘法器、比較器、加法器，可以將專用進(jìn)位連線連接成進(jìn)位鏈。由于加法器實現(xiàn)簡單，可以清晰地顯示出進(jìn)位信號的邏輯關(guān)系。因此加法器是最適合實現(xiàn)延遲線內(nèi)插器的方案。
為實現(xiàn)對輸入信號的時間內(nèi)插，就需要使待測信號沿進(jìn)位鏈傳播。串行進(jìn)位加法器的表達(dá)式如下：
Sum=A⊕B⊕Cin
Cout=AB+（A+B）Cin
如圖3所示，設(shè)置輸入A為全1，輸入B最低位為待測量信號，其余為0。當(dāng)外部信號輸入為0時，加數(shù)的最低位為0，所有輸出都為1，進(jìn)位鏈上沒有信號。當(dāng)外部輸入變成1時，B的最低位變成1，這時最低位輸出0，進(jìn)位信號變?yōu)?，進(jìn)入進(jìn)位鏈傳播。輸入信號沿進(jìn)位鏈傳播的同時，也被逐級延時，這時，加法器的輸出中0的個數(shù)，代表了輸入信號經(jīng)過的延遲單元的個數(shù)。這樣，就實現(xiàn)了對輸入信號的內(nèi)插。

可以看出，從加法器的輸出中可以獲得需要的延遲信息，這就需要在加法器的輸出端每一位后加一個鎖存器，用以測量結(jié)束時保存進(jìn)位鏈的狀態(tài)。在本設(shè)計中鎖存器的時鐘端需要嚴(yán)格同步，這樣采集到的信息才有意義，才能代表時間延遲信息。同時，在鎖存器的時鐘信號即結(jié)束信號的保持建立窗口中，加法器的輸出會發(fā)生改變，會帶來亞穩(wěn)態(tài)的問題。為了解決這個問題，本設(shè)計在第一個鎖存器之后又加入兩個由工作時鐘驅(qū)動的鎖存器構(gòu)成的同步器。
本設(shè)計中最關(guān)鍵之處是利用進(jìn)位鏈實現(xiàn)延遲線的布局與布線。以Spartan 3系列FPGA為例[2]，CLB是FPGA內(nèi)的基本邏輯單元，每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由4個輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。 開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。
一個CLB由4個相同的SLICE組成。SLICE中的進(jìn)位邏輯包括一個進(jìn)位專用多路復(fù)用器和一個進(jìn)位專用異或門組成。 進(jìn)位邏輯的延時在CLB中和相鄰的CLB中都有專用連接，這些連接的延遲幾乎為零。這就為利用進(jìn)位鏈構(gòu)成內(nèi)插延遲線創(chuàng)造了條件。
在Spartan3系列FPGA中，CLB中的左側(cè)兩個SLICE的CIN/COUT直接與垂直相鄰的CLB中左側(cè)的兩個SLICE的COUT/CIN相連，右側(cè)亦然。以Spartan3系列的XC3S200 FPGA為例，該FPGA共有24行20列共480個CLB，1 920個SLICE，故FPGA上在最大情況下共可配置40個96 bit的進(jìn)位鏈。