直接數字頻率合成（DDS）技術是美國學者J.Tierncy，C.M.Rader和B.Gold在1971年首次提出的。這是一種全數字技術，該技術從相位概念出發(fā)直接合成所需要的波形。同傳統(tǒng)的頻率合成技術相比，DDS技術具有很多優(yōu)點：頻率切換時間短、頻率分辨率高、相位變化連續(xù)、容易實現對輸出信號的多種調制等［5］。但是由于當時的技術以及器件水平的限制，它的性能指標還無法與已有的技術相比，因此該技術當時并沒有引起足夠的重視。最近幾年來，隨著技術和器件水平的提高，國外一些公司先后推出各種各樣的DDS專用芯片,如 Qualcomm公司的Q2230、Q2334, AD公司的AD9955、AD9850等［3］。這些產品的問世，為電路設計者提供了良機，滿足了工程實際的需要。然而，商用DDS專用電路芯片也有它的的局限性，并不能滿足所有要求。例如，在實現線性調頻（LFM）等復雜的調制功能時，利用現有的商用芯片就會遇到一些困難［8］。由于近幾年來可編程器件CPLD 、現場可編程門陣列FPGA技術的迅速發(fā)展和廣泛應用，使用可編程器件實現DDS技術也越來越受到人們的關注。

1  DDS工作原理

DDS工作原理框圖如圖1所示，其實質是以參考頻率源（系統(tǒng)時鐘）對相位進行等可控間隔的采樣。由圖1可見，DDS包括由相位累加器和ROM查詢表構成的數控振蕩源（NCO）、DAC以及低通濾波器（LPF）3部分。在每一個時鐘周期，N位相位累加器與其反饋值進行累加，其結果的高M?位作為ROM查詢表的地址，然后從ROM中讀出相應的幅度值送到DAC。低通濾波器LPF用于濾除DAC輸出中的高次諧波。因此通過改變頻率控制字K就可以改變輸出頻率fout。容易得到輸出頻率fout與頻率控制字K的關系為：fout=Kfc/2N，其中fc為相位累加器的時鐘頻率，N為相位累加器的位數。定義當K=1為系統(tǒng)頻率分辨率，即。

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2  系統(tǒng)的總體設計

系統(tǒng)的原理框圖如圖2所示，本系統(tǒng)主要由單片機部分、DDS主通道部分、鍵盤及顯示部分以及輸出信號調理等部分組成。

單片機芯片采用的是比較常見的AT80C31芯片。同時片外還各擴展了1片程序存儲器2764與數據存儲器6264，分別用來存放運行中所需的程序與隨機數據。

DDS主通道部分是我們設計的關鍵所在，該部分主要由相位累加模塊、地址總線控制模塊、數據總線控制模塊與波形數據存儲器EPROM、SRAM等組成。其中相位累加模塊、地址總線控制模塊和數據總線控制模塊都是在CPLD上實現，采用的芯片是ALTERA公司的FLEX10K系列器件。我們將所需要合成的波形采樣數據固化在EPROM 2764中，但是我們知道EPROM的讀周期比較長，很難滿足系統(tǒng)的訪問時間要求。因此設計中又使用了1片HSRAM，在DDS系統(tǒng)合成波形的過程中，代替ROM進行波形數據的快速查詢。

鍵盤和顯示部分是系統(tǒng)和用戶進行交互的重要手段。這一部分的邏輯功能，也是在CPLD上實現的。

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輸出信號調理部分是把從HSRAM中讀出的波形的數字幅度值首先轉換成模擬信號，然后再進行放大、濾波處理后輸出。這一部份包括D/A轉換器、幅度放大器和濾波器。DAC器件采用AD公司的12位AD9713B，該器件特點是具有較高的更新速率（100 MSPS）和較低的功耗（725 mW）［1］,因此特別適合于DDS信號合成。幅度調節(jié)電路使用的是雙極性放大器AD708、AD9617和AD9713所組成的電路。

3  系統(tǒng)總體工作狀態(tài)說明

前面已經提到過，由于EPROM的讀取時間比較長，很難滿足系統(tǒng)對時間的要求，因此在系統(tǒng)中又增加了1片高速SRAM，作為波形數據緩存器。這樣，系統(tǒng)就有兩個工作狀態(tài)：首先，系統(tǒng)開始工作時，需要將波形數據從EPROM調到HSRAM中，即波形數據的加載狀態(tài)；數據加載完畢后，按照DDS合成原理進行信號合成，即信號的合成狀態(tài)。系統(tǒng)設計中使用單片機的P1口控制這兩種工作狀態(tài)之間的切換。

3.1  波形數據的加載

單片機系統(tǒng)上電自檢完畢后，開始進行波形數據加載過程。此時，地址總線控制模塊和數據總線控制模塊，將總線的控制權交給單片機系統(tǒng)。在該過程中，EPROM處于讀狀態(tài)，而SRAM為寫狀態(tài)。8031 按照EPROM、SRAM的時序要求，將8 k的波形數據從EPROM加載到HSRAM中。該過程大概需要幾毫秒時間。

由此我們知道,用這種方法不僅能夠合成標準波形（如：正弦波、方波、三角波等），而且還可以合成各種非標準波形。對此我們只要通過數據采集器或PC機獲得8 K的波形數據，然后存入到EPROM中，就可以按所需要的頻率輸出相應波形。

3.2  波形合成電路的設計

當波形數據加載完畢后，系統(tǒng)就可以進行信號合成。單片機將接收到的頻率值轉換成頻率控制字，送到相位累加器。相位累加器在每一個時鐘周期進行相位累加，然后將每次的累加和作為地址去尋址SRAM，讀出與該地址所對應的波形幅度值，然后送到D/A轉換器轉換成模擬信號，最后經幅度放大、濾波輸出。

3.2.1  頻率值的接收與顯示

鍵盤、顯示部分用來實現用戶與單片機的交互。系統(tǒng)采用中斷查詢的方式接收通過鍵盤輸入的頻率值。該頻率值一方面送到數碼顯示接口進行顯示，另一方面轉化成頻率控制字送往相位累加模塊。鍵盤顯示接口部分如圖3所示，圖中虛線框內部分均由CPLD實現。

3.2.2  數控振蕩源（NCO）設計實現

這一部分是DDS信號合成中的關鍵部分，由DDS系統(tǒng)原理框圖（圖2）可知，這一部分主要是由相位累加器、地址總線控制器、數據總線控制器與SRAM組成。其中，除了SRAM外，其余3個模塊都是在CPLD上實現。

相位累加器是整個DDS系統(tǒng)運轉的關鍵，它設計的好壞直接影響到整個系統(tǒng)的功能和如圖4所示，它實質上是1個帶反饋的32位加法器，性能。把輸出數據作為另一路輸入數據和從微處理器送來的頻率控制字進行連續(xù)相加，產生有規(guī)律的32位相位地址碼。設計中采用流水線技術實現32位加法器，通過在組合邏輯之間插入觸發(fā)器，降低了寄存器之間的傳輸延時，從而保證系統(tǒng)能夠在較高的時鐘速度下運行。?

地址總線控制模塊和數據總線控制模塊是根據系統(tǒng)工作狀態(tài)的不同，對系統(tǒng)的地址總線、數據總線以及控制線進行切換，這一部分的設計比較容易實現，這里就不再贅述。

3.2.3  輸出信號調理部分

這一部分是由D/A轉換器、幅度放大器和濾波器構成，其電路如圖5所示。

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DA器件選用的是AD公司的高速芯片9713B，該芯片的輸入是12位的。幅度調節(jié)電路是由放大器組成。這是1個電流反饋的高速放大電路。它把DA輸出的電流轉換成電壓，通過反饋電阻RFB的電流決定9617輸出的幅度。RL和RFF起分流作用，限制用于I/V轉換的電流，同時在9617內部提供一個輸出電壓幅度。流過R2的電流給9617 輸出端提供一個直流偏置，調節(jié)R1的阻值可以調整偏置電流的大小。整個放大電路最大的幅度是±4.096 V。模擬輸出的最后部分是濾波電路，濾波器的選擇主要取決與系統(tǒng)所要輸出的波形。譬如我們在用DDS技術合成正弦信號時，可以選用橢圓濾波器濾波。

4  結語

與傳統(tǒng)的頻率合成方法相比，DDS合成方法具有頻率切換快、頻率分辨率高、相位變化連續(xù)等一系列突出優(yōu)點。使用單片機靈活的控制能力以及良好的人機對話功能與CPLD的高性能、高集成度相結合，能夠突破傳統(tǒng)設計中的許多設計瓶頸，使系統(tǒng)性能大幅度提高；同時，用這種方法實現的DDS電路具有很大靈活性，它可以根據用戶的需要設計，滿足用戶的特殊要求。因此，該系統(tǒng)具有很好的開發(fā)、應用前景。

同時，我們也應該注意到由于DDS數字化實現的固有特點，像相位累加器的相位舍位、波形幅度量化和DAC器件非理想特性，使得輸出信號頻譜雜散較大。當合成信號的輸出頻率比較高時，表現得尤為突出，從而限制了輸出信號的頻率范圍。對此，我們一方面在設計過程中應盡量減小能夠引起雜散的各種因素，另外更重要的是采取一些便于CPLD實現而同時能夠有效降低輸出雜散的技術，如對DDS相位累加器的改進［2］、ROM數據壓縮［3］、使用抖動注入技術［4］等。從而使開發(fā)出的DDS系統(tǒng)性能更加優(yōu)良。

參考文獻
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