在輸出管腳處，添加少量異或門(mén)和選擇器件。當(dāng)控制選擇信號(hào)為“0”時(shí)，電路處于正常工作狀態(tài)，輸出管腳正常輸出功能信號(hào)。當(dāng)選擇控制為“1”時(shí)，電路處于測(cè)試狀態(tài)，用異或門(mén)將未能綁出的管腳的變化引出，相當(dāng)于這些管腳也可以被觀測(cè)了。

　　針對(duì)圖2所示的數(shù)字-模擬接口，部分模擬模塊輸入信號(hào)通過(guò)組合邏輯給出，但在測(cè)試時(shí)并沒(méi)有邏輯將這些“終點(diǎn)”的信號(hào)影響引出觀察，因此這些點(diǎn)是不可觀測(cè)的。這與DFT設(shè)計(jì)可觀測(cè)要求(需管腳直接輸出)不相符，可能造成測(cè)試覆蓋率的損害。同時(shí)，部分模擬模塊輸出信號(hào)控制相應(yīng)的組合邏輯，但在測(cè)試中，這些點(diǎn)是“浮空”(不可控制)的。這與DFT設(shè)計(jì)可控要求(需管腳直接輸入)不相符，造成測(cè)試覆蓋率的降低。圖4給出了類似前者的定制解決方案，其實(shí)質(zhì)也是把這些不可控和不可測(cè)點(diǎn)連到測(cè)試鏈上去，讓這些邏輯間接可觀測(cè)或可控制以改善測(cè)試結(jié)果。

　　圖4添加控制點(diǎn)和觀測(cè)點(diǎn)提高測(cè)試覆蓋率(數(shù)字-模擬接口情況)

　　如圖所示，在模擬模塊輸入信號(hào)處添加少量異或門(mén)和選擇器件，并將它們連到掃描鏈上去。當(dāng)控制選擇信號(hào)為“0”時(shí)，電路處于正常工作狀態(tài)，模擬模塊的輸入管腳正常接收功能信號(hào)。當(dāng)選擇控制為“1”時(shí)，電路處于測(cè)試狀態(tài)，用異或門(mén)或者其他器件將未能觀測(cè)管腳的變化引出，相當(dāng)于這些管腳間接可以被觀測(cè)了。

　　如圖所示，在模擬模塊輸出信號(hào)處添加一個(gè)帶有選擇端的寄存器。當(dāng)控制選擇信號(hào)為“0”時(shí)，電路處于正常工作狀態(tài)，模擬模塊信號(hào)正常輸出到后續(xù)的功能邏輯。當(dāng)選擇控制為“1”時(shí)，電路處于測(cè)試狀態(tài)：在移位過(guò)程中，這些點(diǎn)由測(cè)試鏈預(yù)置相應(yīng)的值;在捕獲過(guò)程中，將之接地防止不定態(tài)在設(shè)計(jì)中的傳播。

　　對(duì)于其他的模擬模塊如ADC, 存儲(chǔ)器等，采用類似的方法可改善整個(gè)芯片的測(cè)試覆蓋率和測(cè)試效率，達(dá)到目標(biāo)測(cè)試效果。

　　結(jié)語(yǔ)

　　在前面提及的實(shí)際項(xiàng)目DFT設(shè)計(jì)中，功能邏輯部分含有萬(wàn)余寄存器。為提高測(cè)試覆蓋率，添加僅12個(gè)寄存器及很少部分組合邏輯作為測(cè)試點(diǎn)后，即可將測(cè)試覆蓋率從原來(lái)的95%提高到 98.3%。由此看來(lái)，這種方法是很有效率的。并且可根據(jù)項(xiàng)目實(shí)際需要，添加更多點(diǎn)以期達(dá)到更高覆蓋率，理論上測(cè)試覆蓋率可接近100%。

　　推薦RTL功能設(shè)計(jì)時(shí)就能考慮這種測(cè)試結(jié)構(gòu)。這樣做設(shè)計(jì)工程師之間能夠了解彼此的設(shè)計(jì)需求，功能測(cè)試結(jié)構(gòu)明晰，在DFT設(shè)計(jì)過(guò)程中省去很多麻煩。如果發(fā)現(xiàn)這類問(wèn)題在RTL完成之后，一些DFT工具也提供用戶自定義的測(cè)試點(diǎn)插入，但是要注意測(cè)試控制信號(hào)選取一定要與需要的測(cè)試模式匹配，否則無(wú)法完成相應(yīng)的測(cè)試期望。這種方法的關(guān)鍵是了解在哪里加測(cè)試點(diǎn)更為有效。