摘要：本文對(duì)高性能應(yīng)用的FPGA設(shè)計(jì)中的電源噪聲情況進(jìn)行了說(shuō)明，并由此指出FPGA設(shè)計(jì)對(duì)時(shí)鐘源的特殊要求，進(jìn)而對(duì)目前通用的小數(shù)分頻式晶體振蕩器(Xo)結(jié)構(gòu)以及Silicon Labs DSPLL XO/VCXO結(jié)構(gòu)進(jìn)行了分析和對(duì)比。

1 引言

就本質(zhì)而言，F(xiàn)PGA是一種耗電設(shè)備，需要復(fù)雜的電能傳輸和多電壓軌。單芯片通常有數(shù)瓦功耗，運(yùn)行在1.8V、2.5V和3.3V電壓軌。激活的高速片上串行解串器(sERDEs)會(huì)增加幾瓦功耗，并且使電能輸送策略復(fù)雜化。當(dāng)FPGA功耗增加時(shí)，對(duì)敏感的模擬和混合信號(hào)子系統(tǒng)性能的要求也隨之增加。其中最重要的是時(shí)鐘子系統(tǒng)，它們?yōu)镕PGA和其他板級(jí)元件提供低抖動(dòng)的時(shí)鐘參考。

2降低電源噪聲，提高轉(zhuǎn)換效率的通用方法

耗電系統(tǒng)無(wú)法避免電源噪聲。

一般而言，系統(tǒng)設(shè)計(jì)者應(yīng)盡可能的嘗試使用低噪聲線性電源。然而，過(guò)高的管耗通常阻止了線性穩(wěn)壓器的應(yīng)用。當(dāng)使用線性設(shè)備時(shí)，如果不計(jì)負(fù)載電流，調(diào)節(jié)3.3V輸入到1.8V輸出的轉(zhuǎn)換效率僅有54%.低轉(zhuǎn)換效率把電能消耗在穩(wěn)壓器而不是負(fù)載上，使線性設(shè)備無(wú)法滿足許多高性能應(yīng)用的要求。

2 LDO的優(yōu)缺點(diǎn)

通過(guò)減少調(diào)節(jié)過(guò)程中輸入到輸出的電壓差，低壓差線性穩(wěn)壓器(LDO)的應(yīng)用有助于提高轉(zhuǎn)換效率。例如，2.5V到1.8V調(diào)節(jié)可為全部負(fù)載提供高達(dá)72%的轉(zhuǎn)換效率。

這在負(fù)載所需電流不超過(guò)500mA時(shí)，通常是一個(gè)好的做法。然而，當(dāng)負(fù)載需要lA~3A的電流消耗時(shí)，LDO就不能提供太大的幫助了。當(dāng)穩(wěn)壓器處于輸入輸出電壓差范圍之內(nèi)時(shí)，它不能再進(jìn)行有效的調(diào)節(jié)。

其外在表現(xiàn)就像一個(gè)電阻器，無(wú)法響應(yīng)負(fù)載電流或輸入電壓的變化。

結(jié)果削弱了穩(wěn)壓器的噪聲抑制能力，不適合為敏感電路模塊供電。

為了保持良好的調(diào)節(jié)和噪聲抑制能力，LDO必須使用比它們輸入輸出電壓差規(guī)范中規(guī)定的更高的輸入電壓供電，這降低了轉(zhuǎn)換效率。為滿足輸入輸出電壓差的條件要求，多個(gè)LDO可并聯(lián)在一起，以減少通過(guò)每個(gè)穩(wěn)壓器的負(fù)載電流。但是，復(fù)雜的結(jié)構(gòu)和高昂的成本使得這個(gè)替代方案沒(méi)有什么吸引力。

3 開(kāi)關(guān)穩(wěn)壓器的優(yōu)缺點(diǎn)

提高轉(zhuǎn)換效率和維持寬負(fù)載電流范圍調(diào)節(jié)的更實(shí)際的方法是使用開(kāi)關(guān)穩(wěn)壓器。開(kāi)關(guān)穩(wěn)壓器有高達(dá)85%一95%的轉(zhuǎn)換效率，這常常使其成為FPGA的唯一選擇。隨著效率的提升，伴隨而來(lái)的副作用是多達(dá)50mVp-p“100mVp-p的電壓紋波噪聲。由于FPGA邏輯和I/O電路的高功耗，導(dǎo)致通常低于50mV.的開(kāi)關(guān)紋波要求是高成本和不切實(shí)際的。

4 其它噪聲和挑戰(zhàn)

另一種噪聲來(lái)源是FPGA本身。結(jié)構(gòu)內(nèi)系統(tǒng)時(shí)鐘可能運(yùn)行在數(shù)十到數(shù)百兆赫茲。當(dāng)高功率數(shù)字邏輯運(yùn)行時(shí)，其產(chǎn)生的噪聲瞬變波及到各種電源層?？焖偎沧儺a(chǎn)生高能量毛刺，需要電源濾波器進(jìn)行平滑處理。由于大多數(shù)電源去耦優(yōu)化僅僅在一個(gè)或幾個(gè)頻率上呈現(xiàn)低阻抗，因此很難甚至不可能清除所有電源軌上的高頻噪聲。噪聲會(huì)通過(guò)電源傳播到其他子系統(tǒng)，特別是那些靠近FPGA的子系統(tǒng)。

FPGA面臨著另~個(gè)挑戰(zhàn)。當(dāng)邏輯或I/O電路在低和高功率運(yùn)行狀態(tài)之間切換時(shí)，負(fù)載電流顯著波動(dòng)。當(dāng)邏輯電路進(jìn)入集中運(yùn)行的高功率運(yùn)行狀態(tài)，電源的負(fù)載加重。

當(dāng)邏輯電路進(jìn)入低功耗狀態(tài)，負(fù)載減輕，電源返回正常狀態(tài)。許多活動(dòng)能夠產(chǎn)生這種負(fù)載變化，而且這些活動(dòng)的變化規(guī)律一般是無(wú)法預(yù)測(cè)或控制的。負(fù)載變化在電源軌上產(chǎn)生低頻包絡(luò)，一般低于100kHz.

噪聲包絡(luò)可以使用額外的穩(wěn)壓器清除，但是增加了成本和電路板空間，減少了電源設(shè)備的利潤(rùn)。

由于這些原因，當(dāng)與FPGA共用同一電源軌時(shí)，敏感模擬組件面臨著考驗(yàn)。在許多情況下，用戶可能會(huì)遇到莫名其妙的性能下降或異常等不可預(yù)知的行為。傳統(tǒng)的解決辦法是每個(gè)敏感時(shí)鐘系統(tǒng)使用隔離的電源供電，這些電源使用線性穩(wěn)壓器來(lái)過(guò)濾低頻噪聲，使用大量的由磁珠和陶瓷去耦電容組成的LC過(guò)濾高頻噪聲。然而，這不是一個(gè)理想的解決方案，因?yàn)樗黾恿顺杀竞驮O(shè)計(jì)復(fù)雜度。此外。它割裂了電源層，在提供低阻抗和可靠耦合的回路方面降低了性能。更好的解決辦法是保持一個(gè)連續(xù)的電源層，整個(gè)板上盡可能的完整。然而，為了利用這一優(yōu)勢(shì)，每個(gè)子系統(tǒng)必須能夠承受電源噪聲。

5 FPGA對(duì)時(shí)鐘源的特殊要求

當(dāng)前，F(xiàn)PGA嚴(yán)重依賴低抖動(dòng)時(shí)鐘源，以滿足終端應(yīng)用需求。

FPGA可驅(qū)動(dòng)背板、光學(xué)模塊，或GMII/xGMlI接口，所有這些都需要超低抖動(dòng)的時(shí)間參考。如何運(yùn)行在FPGA弓I起的嘈雜環(huán)境中，已成為FPGA參考時(shí)鐘設(shè)計(jì)面I臨的主要挑戰(zhàn)。

圖la和圖lb所示為兩種類型的XO結(jié)構(gòu)圖。晶體已經(jīng)被使用f數(shù)十年來(lái)作為大多數(shù)電子系統(tǒng)的脈搏。他們?yōu)槎喾N高性能應(yīng)用提供了低相位噪聲、良好的頻率精度。以及足夠的性能。盡管有這些優(yōu)點(diǎn)，晶體還是有一個(gè)主要的限制：基頻振蕩要低于50MHz.對(duì)于大多數(shù)高性能應(yīng)用，晶體必須配合一個(gè)PLL,用其倍乘低頻參考，從而產(chǎn)生需要的輸出頻率。PLL常用于對(duì)一個(gè)初始頻率進(jìn)行倍乘，可以是一個(gè)整數(shù)值(例如3)或小數(shù)值(例如3.125)。

圖1(a)的小數(shù)分頻拓?fù)鋱D是由一個(gè)晶體振蕩器、模擬鑒相器、模擬補(bǔ)償濾波器、模擬VCo和一個(gè)小數(shù)分頻反饋分頻器組成。輸出頻率等于輸入頻率的N倍。低噪聲緩沖器用于驅(qū)動(dòng)外部負(fù)載電路。許多應(yīng)用程序，例如千兆以太網(wǎng)、光纖通道以及高清晰度串行數(shù)字視頻(HD-SDI)信號(hào)，依靠輸出頻率在100Hz~156.25MHz范圍的低抖動(dòng)時(shí)鐘源。在理想的供電條件下，小數(shù)分頻PLL可在1 0kHz~20MHz頻段內(nèi)提供低于lps RMS的抖動(dòng)性能。相反，在有電源噪聲的環(huán)境中，振蕩器很難滿足其數(shù)據(jù)手冊(cè)中標(biāo)明的相位抖動(dòng)參數(shù)。使用模擬子電路構(gòu)建的節(jié)點(diǎn)非常敏感，極易受到噪聲的影響。當(dāng)噪聲進(jìn)入系統(tǒng)，它通常會(huì)放大并輸出相位抖動(dòng)。

6 Silicon Labs DSPLL時(shí)鐘產(chǎn)品解決方案

相比之下，Silicon Labs DSPLL使用數(shù)字處理技術(shù)實(shí)現(xiàn)PLL,通過(guò)倍乘晶體參考頻率得到更高的輸出頻率，晶體不會(huì)受到干擾。其次，所有頻率控制和增減使用數(shù)字命令進(jìn)行處理。補(bǔ)償濾波器基于數(shù)字信號(hào)處理器，沒(méi)有使用電容器或其他被動(dòng)元件。最后，VCo使用數(shù)字控制，而不是模擬電路。為了提供額外的VDD隔離，片上線性穩(wěn)壓器和集成的電源去耦電容用來(lái)進(jìn)一步確保噪聲抑制。由于這些優(yōu)勢(shì)，即使在嘈雜的環(huán)境中，每個(gè)Silicon Labs的基于DSPLL技術(shù)的XO/VCXO都有能力產(chǎn)生具有亞皮秒級(jí)抖動(dòng)性能的高頻時(shí)鐘信號(hào)。

圖2所示為基于小數(shù)分頻PLL的xo與基于SilicOrlLabs DSPLL的Xo在電源噪聲抑制上的性能對(duì)比。雖然基于小數(shù)分頻PLL的振蕩器被證明可達(dá)到最大0.9ps RMS的抖動(dòng)性能，滿足高數(shù)據(jù)率FPGA SERDES的要求，但是這只適用于理想環(huán)境下。在100mV,,的電源噪聲下，競(jìng)爭(zhēng)對(duì)手的解決方案增加了多達(dá)40ps RMS抖動(dòng)，無(wú)法滿足高速串行鏈路要求。而SiliconLabs的基于DSPLL技術(shù)的XO/VCXo產(chǎn)品依舊滿足要求，在所有測(cè)試頻率點(diǎn)上，僅僅影響。增加了0.1ps RMS~0.3ps RMS的抖動(dòng)。

7 結(jié)語(yǔ)

在實(shí)際應(yīng)用中，當(dāng)前面向FPGA的設(shè)計(jì)需要對(duì)電源開(kāi)關(guān)噪聲有更大抗干擾能力的時(shí)鐘。SiliconLabs基于DSPLL技術(shù)的時(shí)鐘和振蕩器家族是高性能應(yīng)用FPGA的理想選擇，它們既滿足高速串行鏈路對(duì)低抖動(dòng)性能的要求，又通過(guò)集成電源噪聲抑制能力，使實(shí)際條件下的操作最優(yōu)化