摘要：本文對高性能應用的FPGA設計中的電源噪聲情況進行了說明，并由此指出FPGA設計對時鐘源的特殊要求，進而對目前通用的小數分頻式晶體振蕩器(Xo)結構以及Silicon Labs DSPLL XO/VCXO結構進行了分析和對比。

1 引言

就本質而言，FPGA是一種耗電設備，需要復雜的電能傳輸和多電壓軌。單芯片通常有數瓦功耗，運行在1.8V、2.5V和3.3V電壓軌。激活的高速片上串行解串器(sERDEs)會增加幾瓦功耗，并且使電能輸送策略復雜化。當FPGA功耗增加時，對敏感的模擬和混合信號子系統性能的要求也隨之增加。其中最重要的是時鐘子系統，它們?yōu)镕PGA和其他板級元件提供低抖動的時鐘參考。

2降低電源噪聲，提高轉換效率的通用方法

耗電系統無法避免電源噪聲。

一般而言，系統設計者應盡可能的嘗試使用低噪聲線性電源。然而，過高的管耗通常阻止了線性穩(wěn)壓器的應用。當使用線性設備時，如果不計負載電流，調節(jié)3.3V輸入到1.8V輸出的轉換效率僅有54%.低轉換效率把電能消耗在穩(wěn)壓器而不是負載上，使線性設備無法滿足許多高性能應用的要求。

2 LDO的優(yōu)缺點

通過減少調節(jié)過程中輸入到輸出的電壓差，低壓差線性穩(wěn)壓器(LDO)的應用有助于提高轉換效率。例如，2.5V到1.8V調節(jié)可為全部負載提供高達72%的轉換效率。

這在負載所需電流不超過500mA時，通常是一個好的做法。然而，當負載需要lA~3A的電流消耗時，LDO就不能提供太大的幫助了。當穩(wěn)壓器處于輸入輸出電壓差范圍之內時，它不能再進行有效的調節(jié)。

其外在表現就像一個電阻器，無法響應負載電流或輸入電壓的變化。

結果削弱了穩(wěn)壓器的噪聲抑制能力，不適合為敏感電路模塊供電。

為了保持良好的調節(jié)和噪聲抑制能力，LDO必須使用比它們輸入輸出電壓差規(guī)范中規(guī)定的更高的輸入電壓供電，這降低了轉換效率。為滿足輸入輸出電壓差的條件要求，多個LDO可并聯在一起，以減少通過每個穩(wěn)壓器的負載電流。但是，復雜的結構和高昂的成本使得這個替代方案沒有什么吸引力。

3 開關穩(wěn)壓器的優(yōu)缺點

提高轉換效率和維持寬負載電流范圍調節(jié)的更實際的方法是使用開關穩(wěn)壓器。開關穩(wěn)壓器有高達85%一95%的轉換效率，這常常使其成為FPGA的唯一選擇。隨著效率的提升，伴隨而來的副作用是多達50mVp-p“100mVp-p的電壓紋波噪聲。由于FPGA邏輯和I/O電路的高功耗，導致通常低于50mV.的開關紋波要求是高成本和不切實際的。

4 其它噪聲和挑戰(zhàn)

另一種噪聲來源是FPGA本身。結構內系統時鐘可能運行在數十到數百兆赫茲。當高功率數字邏輯運行時，其產生的噪聲瞬變波及到各種電源層?？焖偎沧儺a生高能量毛刺，需要電源濾波器進行平滑處理。由于大多數電源去耦優(yōu)化僅僅在一個或幾個頻率上呈現低阻抗，因此很難甚至不可能清除所有電源軌上的高頻噪聲。噪聲會通過電源傳播到其他子系統，特別是那些靠近FPGA的子系統。

FPGA面臨著另~個挑戰(zhàn)。當邏輯或I/O電路在低和高功率運行狀態(tài)之間切換時，負載電流顯著波動。當邏輯電路進入集中運行的高功率運行狀態(tài)，電源的負載加重。

當邏輯電路進入低功耗狀態(tài)，負載減輕，電源返回正常狀態(tài)。許多活動能夠產生這種負載變化，而且這些活動的變化規(guī)律一般是無法預測或控制的。負載變化在電源軌上產生低頻包絡，一般低于100kHz.

噪聲包絡可以使用額外的穩(wěn)壓器清除，但是增加了成本和電路板空間，減少了電源設備的利潤。

由于這些原因，當與FPGA共用同一電源軌時，敏感模擬組件面臨著考驗。在許多情況下，用戶可能會遇到莫名其妙的性能下降或異常等不可預知的行為。傳統的解決辦法是每個敏感時鐘系統使用隔離的電源供電，這些電源使用線性穩(wěn)壓器來過濾低頻噪聲，使用大量的由磁珠和陶瓷去耦電容組成的LC過濾高頻噪聲。然而，這不是一個理想的解決方案，因為它增加了成本和設計復雜度。此外。它割裂了電源層，在提供低阻抗和可靠耦合的回路方面降低了性能。更好的解決辦法是保持一個連續(xù)的電源層，整個板上盡可能的完整。然而，為了利用這一優(yōu)勢，每個子系統必須能夠承受電源噪聲。

5 FPGA對時鐘源的特殊要求

當前，FPGA嚴重依賴低抖動時鐘源，以滿足終端應用需求。

FPGA可驅動背板、光學模塊，或GMII/xGMlI接口，所有這些都需要超低抖動的時間參考。如何運行在FPGA弓I起的嘈雜環(huán)境中，已成為FPGA參考時鐘設計面I臨的主要挑戰(zhàn)。

圖la和圖lb所示為兩種類型的XO結構圖。晶體已經被使用f數十年來作為大多數電子系統的脈搏。他們?yōu)槎喾N高性能應用提供了低相位噪聲、良好的頻率精度。以及足夠的性能。盡管有這些優(yōu)點，晶體還是有一個主要的限制：基頻振蕩要低于50MHz.對于大多數高性能應用，晶體必須配合一個PLL,用其倍乘低頻參考，從而產生需要的輸出頻率。PLL常用于對一個初始頻率進行倍乘，可以是一個整數值(例如3)或小數值(例如3.125)。

圖1(a)的小數分頻拓撲圖是由一個晶體振蕩器、模擬鑒相器、模擬補償濾波器、模擬VCo和一個小數分頻反饋分頻器組成。輸出頻率等于輸入頻率的N倍。低噪聲緩沖器用于驅動外部負載電路。許多應用程序，例如千兆以太網、光纖通道以及高清晰度串行數字視頻(HD-SDI)信號，依靠輸出頻率在100Hz~156.25MHz范圍的低抖動時鐘源。在理想的供電條件下，小數分頻PLL可在1 0kHz~20MHz頻段內提供低于lps RMS的抖動性能。相反，在有電源噪聲的環(huán)境中，振蕩器很難滿足其數據手冊中標明的相位抖動參數。使用模擬子電路構建的節(jié)點非常敏感，極易受到噪聲的影響。當噪聲進入系統，它通常會放大并輸出相位抖動。

6 Silicon Labs DSPLL時鐘產品解決方案

相比之下，Silicon Labs DSPLL使用數字處理技術實現PLL,通過倍乘晶體參考頻率得到更高的輸出頻率，晶體不會受到干擾。其次，所有頻率控制和增減使用數字命令進行處理。補償濾波器基于數字信號處理器，沒有使用電容器或其他被動元件。最后，VCo使用數字控制，而不是模擬電路。為了提供額外的VDD隔離，片上線性穩(wěn)壓器和集成的電源去耦電容用來進一步確保噪聲抑制。由于這些優(yōu)勢，即使在嘈雜的環(huán)境中，每個Silicon Labs的基于DSPLL技術的XO/VCXO都有能力產生具有亞皮秒級抖動性能的高頻時鐘信號。

圖2所示為基于小數分頻PLL的xo與基于SilicOrlLabs DSPLL的Xo在電源噪聲抑制上的性能對比。雖然基于小數分頻PLL的振蕩器被證明可達到最大0.9ps RMS的抖動性能，滿足高數據率FPGA SERDES的要求，但是這只適用于理想環(huán)境下。在100mV,,的電源噪聲下，競爭對手的解決方案增加了多達40ps RMS抖動，無法滿足高速串行鏈路要求。而SiliconLabs的基于DSPLL技術的XO/VCXo產品依舊滿足要求，在所有測試頻率點上，僅僅影響。增加了0.1ps RMS~0.3ps RMS的抖動。

7 結語

在實際應用中，當前面向FPGA的設計需要對電源開關噪聲有更大抗干擾能力的時鐘。SiliconLabs基于DSPLL技術的時鐘和振蕩器家族是高性能應用FPGA的理想選擇，它們既滿足高速串行鏈路對低抖動性能的要求，又通過集成電源噪聲抑制能力，使實際條件下的操作最優(yōu)化