臺積電(TSMC)歐洲公司總裁 Maria Marced 透露，該公司計劃在2013年初推出 3D IC 組裝服務。這項技術(shù)最初在臺積電內(nèi)部被命名為COWOS，是‘chip on wafer on substrate’的縮寫。
Marced表示，臺積電花費了一年的時間來取得所需的實體設計工具和EDA的支援，以便讓客戶能運用其COWOS技術(shù)進行設計。

臺積電正與賽靈思(Xilinx)等公司合作，使用的矽中介層(silicon interposer)來整合多顆晶粒。這些‘第一批’3D晶片客戶可以依照自己的選擇，決定是否繼續(xù)和外部的封裝夥伴合作。然而，當臺積電開始提供 3DIC服務后，許多客戶的3D組裝作業(yè)便會在臺積電內(nèi)部完成。

一些行動應用處理器公司，包括高通(Qualcomm)和ST-Ericsson等，都對3D IC封裝相當感興趣，特別是在使用wide I/O DRAM部份，因為普遍預期這將能緩解頻寬問題并降低能耗。

Marced表示，在一顆元件上整合多顆晶粒的概念，早已應用在過去針對行動應用的多晶片封裝(MCP)記憶體中，但未來這種整合的晶片制造方法，很可能會改變邏輯積IC和SoC設計的性質(zhì)。設計師將能運用截然不同的最佳化制程，并結(jié)合矽穿孔(TSV)等最新制造技術(shù)，開發(fā)出各種不同功能的晶片。臺積電已率先針對3DIC堆疊開發(fā)了TSV技術(shù)。

Marced指出，未來毋須使用最先進的邏輯制程，就可望在應用處理器中整合大量的非揮發(fā)性記憶體或wide I/O DRAM。

“我們相信，有一種方法能夠?qū)崿F(xiàn)更好的性能，同時節(jié)省功耗和減小晶片尺寸，這就是先進封裝技術(shù)，”Marced說。開發(fā)人員可以在采用28或20nm制程的應用處理器上，堆疊采用40nm技術(shù)的嵌入式快閃記憶體。

目前尚不清楚臺積電是否準備組裝來自不同供應商的晶粒，如將來自專業(yè)記憶體制造商的記憶體晶粒在其3DIC組裝服務中進行整合。

3DIC技術(shù)將為晶片組裝領域帶來的變動，也可能讓臺積電在未來提供一些可應用在3D堆疊中的標準晶粒，并成為該公司IP產(chǎn)品系列的一部份?！按_實有可能再發(fā)展一些IP，不過，我們對于可能會和客戶產(chǎn)生沖突的部份都非常謹慎。我們的一貫立場，就是作為一家純晶圓代工供應商，”Marced說。

編譯： Joy Teng

(參考原文： TSMC plans 3-D IC assembly launch early in 2013，by Peter Clarke)