22nm亂世之最后懸念:多角度看Finfet等四種技術(shù)優(yōu)劣對比
[導(dǎo)讀]在向22/20nm節(jié)點制程攀登的過程中，半導(dǎo)體技術(shù)研發(fā)者們似乎紛紛準備在這一節(jié)點推出新形態(tài)的晶體管結(jié)構(gòu)技術(shù)。這方面做得比較出彩的有Intel，他們不久前正式公布將在22nm制程節(jié)點啟用三 柵晶體管技術(shù)，并因此而博得了許
在向22/20nm節(jié)點制程攀登的過程中，半導(dǎo)體技術(shù)研發(fā)者們似乎紛紛準備在這一節(jié)點推出新形態(tài)的晶體管結(jié)構(gòu)技術(shù)。這方面做得比較出彩的有Intel，他們不久前正式公布將在22nm制程節(jié)點啟用三 柵晶體管技術(shù)，并因此而博得了許多人的關(guān)注。不過，其它公司、機構(gòu)的研發(fā)人員同時也在不斷推進三柵晶體管的同類-Finfet技術(shù)的開發(fā)工作。與之形成鮮 明對比的是，包括ARM, 以及有濃厚AMD背景的Globalfoundries在內(nèi)的歐洲半導(dǎo)體技術(shù)組織，則在大力推廣全耗盡型SOI，即FDSOI技術(shù)。另外，最近一家名不見 經(jīng)傳的新興公司Suvolta則聯(lián)合富士通公司推出了第三種晶體管技術(shù)方案。當然，最后我們也不能忘記臺積電已經(jīng)表態(tài)會在20nm節(jié)點繼續(xù)使用常規(guī)的平面 型晶體管技術(shù)。
雖然說有關(guān)的話題對器件設(shè)計者而言很有吸引力，而對芯片設(shè)計者來說則表面上看似乎并不與其本職工作有什么必要的聯(lián)系。但大家不要忘記，晶體管的設(shè)計技術(shù)會 對許多下游因素，包括從功能單元的設(shè)計到物理層設(shè)計，乃至到邏輯層設(shè)計過程造成影響，并最終影響到芯片的功耗和時序，而這些因素則是芯片設(shè)計者們必須關(guān)注 的重要項目。
為什么要對晶體管結(jié)構(gòu)技術(shù)進行變革？
制程工程師們?yōu)槭裁匆兏铿F(xiàn)有的晶體管結(jié)構(gòu)技術(shù)呢？簡單來說，原因在于所謂的短溝道效應(yīng)（SCE: short-channel effects）.為了跟上摩爾定律的腳步，人們不得不不斷縮短MOSFET場效應(yīng)管溝道的長度。這樣做有可以增加芯片的管芯密度，增加MOSFET的開 關(guān)速度等等好處。然而，溝道長度的縮短卻會帶來許多其它的負面效應(yīng)?？偟脕砜?，造成這些負面效應(yīng)的原因多數(shù)可以總結(jié)成這樣一句話：隨著器件溝道長度的縮 短，漏極與源極的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大（如圖1），如此便使亞閥值漏電（Subthrehhold leakage）現(xiàn)象更容易發(fā)生。
其實，人們早在90nm節(jié)點便已經(jīng)開始向短溝道效應(yīng)宣戰(zhàn)。而后來大行其道的HKMG技術(shù)推出的目的之一也正是為了在增強柵極對溝道電流的控制能力的前提 下，盡量地減小柵極的漏電流。不過到22nm節(jié)點，短溝道效應(yīng)愈發(fā)嚴重，僅僅依靠HKMG和過去的技術(shù)，而不對傳統(tǒng)平面型晶體管的結(jié)構(gòu)作出變動，已經(jīng)無法 滿足要求，無法在保證器件性能達標的同時，對器件的漏電進行足夠的限制。用一位專家的話說：“HKMG解決了柵極漏電的問題，現(xiàn)在我們需要處理的則是溝道 漏電的問題?！?br>
繼續(xù)走平面型晶體管的老路嗎？
不過并不是所有的人都認為傳統(tǒng)的平面型晶體管已經(jīng)走到了窮途末路。臺積電便是其中的一員，今年2月份，他們曾經(jīng)表示將在20nm制程節(jié)點繼續(xù)使用平面型晶 體管結(jié)構(gòu)，而Globalfoundries則也有類似的計劃。關(guān)于這種立場的對錯，業(yè)內(nèi)的爭論頗多。設(shè)計者們對短溝道效應(yīng)及其危害是非常熟悉的。在 20nm節(jié)點，短溝道效應(yīng)造成的漏電和門限電壓變差現(xiàn)象也許會比28nm節(jié)點更加嚴重，不過設(shè)計者們也有對付這種問題的辦法，比如在設(shè)計時采取嚴格的電源 管理技術(shù)，使用容差電路，統(tǒng)計時序分析法等等。而當所有這些問題出現(xiàn)時，作為芯片代工方的臺積電或Globalfoundries必然會要求他們的客戶， 如FPGA廠商，網(wǎng)絡(luò)芯片廠商，ARM等向其芯片中加入這些彌補性的電路設(shè)計。
對此持懷疑論的芯片廠商并不在少數(shù)。比如Novellus公司的副總裁Girish Dixit就表示：“臺積電宣稱他們會在20nm節(jié)點制程使用替換型金屬柵技術(shù)（即常說的Gatelast HKMG）+傳統(tǒng)平面型晶體管的技術(shù)組合，不過這種計劃恐怕會發(fā)生一些變故。雖然HKMG技術(shù)具備控制漏電的能力，但是由于仍然采用傳統(tǒng)的平面型晶體管技 術(shù)，因此其Ion/Ioff性能難免相對低下?！比绻_積電的客戶發(fā)現(xiàn)這些采用傳統(tǒng)平面型晶體管技術(shù)制作的芯片在效能方面處于不利的地位，那么他們完全有 可能逼迫臺積電提前在20nm節(jié)點啟用Finfet技術(shù)。在移動設(shè)備用芯片市場，這種情況是最有可能發(fā)生的，因為以ARM為首的芯片設(shè)計合作伙伴們需要面 對的是采用三柵技術(shù)的22nm制程Intel的同類型Atom產(chǎn)品。
Finfet的崛起：
十多年前，技術(shù)人員便已經(jīng)開始研究與Finfet以及其它與下一代晶體管結(jié)構(gòu)技術(shù)有關(guān)的技術(shù)，不過今年5月份，Intel將這項技術(shù)從陽春白雪的研究室搬 到了面向市場和公眾的大舞臺上。雖然他們讓三柵技術(shù)走向前臺的動機未必純潔--從很大程度上看是為了在移動設(shè)備芯片市場向ARM陣營施壓，而不是為了改善 電路設(shè)計，減小半導(dǎo)體器件信噪比，推動半導(dǎo)體技術(shù)向前發(fā)展等冠冕堂皇的目的。
從本質(zhì)上說，Intel口中所謂前無古人的三柵技術(shù)，在業(yè)內(nèi)專家的眼里看來其實就是一種徹頭徹尾的Finfet技術(shù)，其與人們已經(jīng)研究了十多年的 Finfet并沒有本質(zhì)的區(qū)別。一位專家表示：“其實業(yè)內(nèi)所有的廠商都在開發(fā)Finfet技術(shù)，兩者唯一的區(qū)別就是Intel的那一套鼓動人心的說辭?！?br>
總的來看，其實包括Finfet在內(nèi)的所有下一代晶體管結(jié)構(gòu)技術(shù)，其革新的思路都是基于全耗盡型溝道的理念。簡單地說，全耗盡溝道技術(shù)令柵極對溝道處形成 電場的控制能力大為增強，在柵極的控制下，當器件需要處于關(guān)閉狀態(tài)下時，溝道中所有的載流子均會被耗盡，這樣溝道將不再具備任何導(dǎo)電能力，也就意味著晶體 管漏源極導(dǎo)電通路的徹底關(guān)閉。
那么全耗盡溝道技術(shù)又是如何做到這一點的呢？在傳統(tǒng)的部分耗盡型平面晶體管中，由于漏源極與硅襯底形成反偏的PN結(jié)結(jié)構(gòu)，因此其周圍有耗盡層結(jié)構(gòu)存在，加 上溝道的深度有限，這樣溝道處的電場就會受到這些因素的干擾而偏離理想的狀態(tài)。要解決這個問題，可以采用令溝道區(qū)域的硅膜厚度極薄，薄到與溝道的深度相 同，并且拉大溝道與漏極反偏結(jié)的距離的方法，來構(gòu)造全耗盡型的溝道區(qū)。
新一代晶體管技術(shù)：Finfet
Finfet的解決方法是另溝道從硅襯底表面豎起，形成垂直型的溝道結(jié)構(gòu)（又被人們形象地稱為Fin-鰭片），然后再在鰭片表面構(gòu)造柵極。Finfet的鰭片厚度極?。ㄈ鐖D2），且其凸出的三個面均為受控面，受到柵極的控制。這樣，柵極就可以較為容易的在溝道區(qū)構(gòu)造出全耗盡結(jié)構(gòu)，徹底切斷溝道的導(dǎo)電通路。
Finfet器件實現(xiàn)了從130nm節(jié)點人們便一直夢寐以求的極高伏安性能。但是這種技術(shù)同時也帶來了新的問題。如何制造符合要求的Finfet器件便是 難題之一。應(yīng)用材料公司的高管Klaus Schuegraf為此警告稱：“如何制作Finfet的鰭片結(jié)構(gòu)，以及如何在后續(xù)的制程工序中保持鰭片的完整性是一項非常困難的任務(wù)。你必須解決如何完 成高深寬比結(jié)構(gòu)的蝕刻，如何將雜質(zhì)均勻地摻雜到三維表面，如何在鰭片上生成復(fù)雜多層結(jié)構(gòu)的柵極，并且保證柵極的形狀與鰭片完全貼合等等問題。要解決這些問 題，就必須對材料，生產(chǎn)設(shè)備進行改進。雖然用于制造Finfet器件的掩膜板數(shù)量并不會增加很多，但是制造工序的數(shù)量則一定會增加?！盵!--empirenews.page--]
Finfet給芯片設(shè)計者帶來的新問題：
不僅如此，芯片的設(shè)計者們也會遇到一些新問題。在Finfet設(shè)計的電路中，鰭片的寬度將會是電路中最小的制程尺寸參數(shù)。在目前的光刻技術(shù)條件下，為了形 成鰭片結(jié)構(gòu)，就必須使用雙重成像技術(shù)（具體點說，很可能是采用SADP自對準雙重成像工藝）。而據(jù)Schuegraf介紹，雙重成像技術(shù)的實現(xiàn)要求芯片設(shè) 計者在設(shè)計芯片時采用非常嚴格的設(shè)計準則。Intel器件研發(fā)部門的經(jīng)理Mike Mayberry則稱：“大部分設(shè)計準則都是為了改善對光刻工藝的兼容性而設(shè)置的。一旦你學會如何設(shè)計22nm節(jié)點電路Layout，那么在面對三柵時你 只需要注意留心少量專設(shè)的設(shè)計準則即可?！?br>
對電路設(shè)計者而言，F(xiàn)infet技術(shù)也會帶來一些變化。其中最明顯的變化之一是，在試圖增大管子的驅(qū)動能力時，過去簡單增加線路寬度的方法在三柵中已不再 適用，F(xiàn)infet器件中鰭片的高度和寬度必須保持不變，而以增加鰭片數(shù)量的方法，來增加器件的驅(qū)動能力。這是由于芯片中所有鰭片的高度尺寸都必須由同一 次拋光工序來進行定義，無法對個別鰭片的高度進行拔高或降低處理。
而鰭片的寬度尺寸也有類似的情形。Dixit介紹說，鰭寬無法自由調(diào)節(jié)的原因并不僅是由于光刻技術(shù)方面的限制，鰭寬的增加還會影響到MOSFET門限電壓的變化.如果你試圖增加鰭片的寬度來增加器件的驅(qū)動電流，那么器件的門限電壓也會發(fā)生改變。
反過來看，這也意味著在Finfet的制造過程中必須保證鰭片的寬度和高度必須保持一致，否則便會對器件的門限電壓等性能參數(shù)造成影響，導(dǎo)致電路中各個晶體管的性能參數(shù)彼此差異過大。
要增加器件的驅(qū)動能力，你只能采用增加并聯(lián)的鰭片數(shù)量的方法來達到目的。而由于每個鰭片傳輸?shù)碾娏魇且粋€固定值，這也意味著器件驅(qū)動能力只能以這一定值為 單位進行增減，這對電路設(shè)計者，尤其是一些定制型模擬電路的設(shè)計者而言顯然是一個令人不快的限制。不過Intel看起來似乎并沒有因此而感到擔心，他們表 示：“我們已經(jīng)針對開關(guān)型和放大器型兩種應(yīng)用，對我們的三柵電路進行了調(diào)整。因此我們認為只有在極少數(shù)的情況下，才需要對電路設(shè)計進行調(diào)整?！?br>
相比之下，其它的業(yè)內(nèi)專家在這方面的態(tài)度則顯得悲觀許多，比如IMEC組織的執(zhí)行副總裁Ludo Deferm就表示說：“要得到較高的驅(qū)動電流，你必須將多個鰭片并聯(lián)在一起，這就需要在多個Finfet之間設(shè)置互聯(lián)線路。但是在高頻條件下工作時，由 互連線造成的電路電阻增加則會影響到電路的性能?！?br>
FDSOI：通向全耗盡型溝道的另一條路
面對Finfet帶來的新問題，F(xiàn)DSOI的支持者們找到了機會，他們宣稱FDSOI可以在達到同樣性能水平的條件下解決Finfet的這些問題。從外表 上看，F(xiàn)DSOI晶體管與傳統(tǒng)的部分耗盡式平面型晶體管（PDSOI）并沒有太大的區(qū)別，前者仍然采用平面型的結(jié)構(gòu)，不過FDSOI中最頂層，即位于埋入 式氧化層結(jié)構(gòu)頂部的硅膜厚度相比傳統(tǒng)的PDSOI要減薄了許多。FDSOI擁有許多顯見的優(yōu)勢，比如器件的結(jié)構(gòu)形式相比傳統(tǒng)平面型晶體管基本變化不大，消 除了PDSOI因浮體效應(yīng)（Floating body）所導(dǎo)致的記憶效應(yīng)（電荷會在浮體結(jié)構(gòu)中累積，導(dǎo)致浮體電位的增加，從而導(dǎo)致門限電壓的變化）。另外，據(jù)法國半導(dǎo)體廠商Leti的高管 Olivier Faynot 宣稱，F(xiàn)DSOI相比對手的技術(shù)而言，晶體管性能可以提升60%，或者器件的功耗可以降低50%。
也許FDSOI的優(yōu)點中最明顯的就是門限電壓的控制方面。由于FDSOI采用的是無雜質(zhì)摻雜的純硅溝道設(shè)計方案，因此電路中各個MOSFET其溝道的雜質(zhì) 摻雜濃度不會存在相互的變差，而溝道雜質(zhì)摻雜濃度的變差，則會導(dǎo)致MOSFET器件門限電壓的變差。而這個問題在Finfet和傳統(tǒng)平面型晶體管器件中則 同樣存在。更進一步看，當需要采取多門限電壓設(shè)計時，F(xiàn)infet和傳統(tǒng)平面型晶體管必須通過改變溝道雜質(zhì)摻雜濃度的方式來改變器件的門限電壓，而在常規(guī) 平面型晶體管中，要實現(xiàn)這種調(diào)節(jié)的難度甚大，對Finfet而言，則目前幾乎無法實現(xiàn)這種調(diào)節(jié)。而在FDSOI中，則可以通過向埋入式氧化層底部的硅襯底 施加電壓，來起到動態(tài)地改變門限電壓的目的。
當然，F(xiàn)DSOI也不是完美無暇，這項技術(shù)主要有三個缺點。首先，F(xiàn)DSOI晶圓的成本要比傳統(tǒng)的PDSOI胡體硅晶圓更高。不過按照上周一家市調(diào)公司 IC Knowledge公布的所謂成本分析報告稱，由于FDSOI器件具備多門限電壓可控的優(yōu)勢，因此采用FDSOI技術(shù)制作的22/20nm器件的總制作成 本實際上比傳統(tǒng)平面型產(chǎn)品或Finfet并沒有太大差別。
第二個缺點在于晶圓制造方面的技術(shù)風險。目前法國Soitec 公司是FDSOI晶圓的唯一生產(chǎn)商，而FDSOI晶圓的制作需要保證晶圓中氧化層淀積，晶圓切割，晶圓拋光等各個工序的加工精度都能夠達到原子級別。目前 Soitec供應(yīng)的FDSOI晶圓其頂部硅層厚度為12nm，埋入式氧化層的厚度尺寸則同樣極薄。
第三個缺點--其實準確點說應(yīng)該是弱勢，便是來自于一部分企業(yè)高管的惰性。有一些企業(yè)的決策者總是對和SOI有沾邊的技術(shù)不理不睬。在這方面，AMD及其 子女Globalfoundries，IBM以及意法半導(dǎo)體等公司則為這些惰性十足的企業(yè)高管樹立了榜樣，他們在22nm節(jié)點很有可能將啟用FDSOI技 術(shù)。特別是Globalfoundries，他們過去在SOI有關(guān)產(chǎn)品的推廣上并不是非常積極，不過現(xiàn)在當面對來自Finfet陣營的Intel和臺積電 的挑戰(zhàn)時，他們很有可能要拿起FDSOI作為對抗的武器。而且一部分過去已經(jīng)采納過PDSOI技術(shù)的芯片設(shè)計廠商，比如Broadcom等也有可能會選擇 追隨FDSOI。不過據(jù)一位熟知內(nèi)情的人士表示：“除此之外，F(xiàn)DSOI恐怕不會引起更多人的注意?！?br>
玩非主流的SuVolta和富士通等：
除了FDSOI和Finfet之外，還有第三種新技術(shù)可以同樣形成全耗盡型溝道。不久前SuVolta公司宣布推出了一種新的MOSFET結(jié)構(gòu)，這種 MOSFET中，使用淀積工藝在傳統(tǒng)體硅平面型MOSFET的溝道下方埋入了一種PN結(jié)結(jié)構(gòu)，當這種PN結(jié)反偏時，會在溝道的下方形成耗盡區(qū)，如此就可以 起到與FDSOI中溝道下方埋入式氧化物同樣的效用，同時又可以減薄溝道的厚度，這樣在柵極的控制下，溝道便可處于全耗盡的工作狀態(tài)。
SuVolta的這種技術(shù)看起來挺引人注目，不過有關(guān)這項技術(shù)的細節(jié)，除了與這家公司有密切合作關(guān)系的少數(shù)幾家公司如富士通之外，外界對其所知甚少。另一 方面，SuVolta這種技術(shù)的效能也還沒有經(jīng)過獨立機構(gòu)的驗證。不管怎么樣，也許這種技術(shù)會受到類似富士通的一些小型公司的青睞，這些小公司手頭的資金 還不夠充裕，無法加入Finfet的戰(zhàn)團，同時也付不起加入FDSOI陣營所需的啟動金。[!--empirenews.page--]
總結(jié)：
最后，我們來總結(jié)一下實際的芯片制造商在這三種選擇中會如何抉擇。
1-臺積電20nm節(jié)點看起來會繼續(xù)走常規(guī)平面型晶體管的老路--至少在制程推出的初期會是這樣。不過臺積電很可能會很快在16nm節(jié)點制程到來之前，對其20nm技術(shù)進行調(diào)整，并推出面向移動設(shè)備用芯片應(yīng)用的Finfet制程產(chǎn)品。
2-Intel方面已經(jīng)表態(tài)會堅持走Finfet路線；
3-IBM以及Globalfoundries和意法半導(dǎo)體公司很可能會在推出的芯片產(chǎn)品中全部或部分地采用FDSOI技術(shù)；
4-富士通等小公司則會繼續(xù)與SuVolta合作應(yīng)用其獨特的技術(shù)。
其它的廠商會選擇站在哪一邊，無疑將根據(jù)其客戶的需求，以及采用 Finfet，F(xiàn)DSOI等新技術(shù)的先鋒廠商產(chǎn)品的實際表現(xiàn)對比而定。不過，聯(lián)想到目前各家廠商在28nm制程中所遇到的種種問題，這幾種新制程技術(shù)在應(yīng) 用的初期恐怕都不太可能會有一帆風順的好運氣。
CNBeta編譯
原文：eetimes
雖然說有關(guān)的話題對器件設(shè)計者而言很有吸引力，而對芯片設(shè)計者來說則表面上看似乎并不與其本職工作有什么必要的聯(lián)系。但大家不要忘記，晶體管的設(shè)計技術(shù)會 對許多下游因素，包括從功能單元的設(shè)計到物理層設(shè)計，乃至到邏輯層設(shè)計過程造成影響，并最終影響到芯片的功耗和時序，而這些因素則是芯片設(shè)計者們必須關(guān)注 的重要項目。
為什么要對晶體管結(jié)構(gòu)技術(shù)進行變革？
制程工程師們?yōu)槭裁匆兏铿F(xiàn)有的晶體管結(jié)構(gòu)技術(shù)呢？簡單來說，原因在于所謂的短溝道效應(yīng)（SCE: short-channel effects）.為了跟上摩爾定律的腳步，人們不得不不斷縮短MOSFET場效應(yīng)管溝道的長度。這樣做有可以增加芯片的管芯密度，增加MOSFET的開 關(guān)速度等等好處。然而，溝道長度的縮短卻會帶來許多其它的負面效應(yīng)?？偟脕砜?，造成這些負面效應(yīng)的原因多數(shù)可以總結(jié)成這樣一句話：隨著器件溝道長度的縮 短，漏極與源極的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大（如圖1），如此便使亞閥值漏電（Subthrehhold leakage）現(xiàn)象更容易發(fā)生。
其實，人們早在90nm節(jié)點便已經(jīng)開始向短溝道效應(yīng)宣戰(zhàn)。而后來大行其道的HKMG技術(shù)推出的目的之一也正是為了在增強柵極對溝道電流的控制能力的前提 下，盡量地減小柵極的漏電流。不過到22nm節(jié)點，短溝道效應(yīng)愈發(fā)嚴重，僅僅依靠HKMG和過去的技術(shù)，而不對傳統(tǒng)平面型晶體管的結(jié)構(gòu)作出變動，已經(jīng)無法 滿足要求，無法在保證器件性能達標的同時，對器件的漏電進行足夠的限制。用一位專家的話說：“HKMG解決了柵極漏電的問題，現(xiàn)在我們需要處理的則是溝道 漏電的問題?！?br>
繼續(xù)走平面型晶體管的老路嗎？
不過并不是所有的人都認為傳統(tǒng)的平面型晶體管已經(jīng)走到了窮途末路。臺積電便是其中的一員，今年2月份，他們曾經(jīng)表示將在20nm制程節(jié)點繼續(xù)使用平面型晶 體管結(jié)構(gòu)，而Globalfoundries則也有類似的計劃。關(guān)于這種立場的對錯，業(yè)內(nèi)的爭論頗多。設(shè)計者們對短溝道效應(yīng)及其危害是非常熟悉的。在 20nm節(jié)點，短溝道效應(yīng)造成的漏電和門限電壓變差現(xiàn)象也許會比28nm節(jié)點更加嚴重，不過設(shè)計者們也有對付這種問題的辦法，比如在設(shè)計時采取嚴格的電源 管理技術(shù)，使用容差電路，統(tǒng)計時序分析法等等。而當所有這些問題出現(xiàn)時，作為芯片代工方的臺積電或Globalfoundries必然會要求他們的客戶， 如FPGA廠商，網(wǎng)絡(luò)芯片廠商，ARM等向其芯片中加入這些彌補性的電路設(shè)計。
對此持懷疑論的芯片廠商并不在少數(shù)。比如Novellus公司的副總裁Girish Dixit就表示：“臺積電宣稱他們會在20nm節(jié)點制程使用替換型金屬柵技術(shù)（即常說的Gatelast HKMG）+傳統(tǒng)平面型晶體管的技術(shù)組合，不過這種計劃恐怕會發(fā)生一些變故。雖然HKMG技術(shù)具備控制漏電的能力，但是由于仍然采用傳統(tǒng)的平面型晶體管技 術(shù)，因此其Ion/Ioff性能難免相對低下?！比绻_積電的客戶發(fā)現(xiàn)這些采用傳統(tǒng)平面型晶體管技術(shù)制作的芯片在效能方面處于不利的地位，那么他們完全有 可能逼迫臺積電提前在20nm節(jié)點啟用Finfet技術(shù)。在移動設(shè)備用芯片市場，這種情況是最有可能發(fā)生的，因為以ARM為首的芯片設(shè)計合作伙伴們需要面 對的是采用三柵技術(shù)的22nm制程Intel的同類型Atom產(chǎn)品。
Finfet的崛起：
十多年前，技術(shù)人員便已經(jīng)開始研究與Finfet以及其它與下一代晶體管結(jié)構(gòu)技術(shù)有關(guān)的技術(shù)，不過今年5月份，Intel將這項技術(shù)從陽春白雪的研究室搬 到了面向市場和公眾的大舞臺上。雖然他們讓三柵技術(shù)走向前臺的動機未必純潔--從很大程度上看是為了在移動設(shè)備芯片市場向ARM陣營施壓，而不是為了改善 電路設(shè)計，減小半導(dǎo)體器件信噪比，推動半導(dǎo)體技術(shù)向前發(fā)展等冠冕堂皇的目的。
從本質(zhì)上說，Intel口中所謂前無古人的三柵技術(shù)，在業(yè)內(nèi)專家的眼里看來其實就是一種徹頭徹尾的Finfet技術(shù)，其與人們已經(jīng)研究了十多年的 Finfet并沒有本質(zhì)的區(qū)別。一位專家表示：“其實業(yè)內(nèi)所有的廠商都在開發(fā)Finfet技術(shù)，兩者唯一的區(qū)別就是Intel的那一套鼓動人心的說辭?！?br>
總的來看，其實包括Finfet在內(nèi)的所有下一代晶體管結(jié)構(gòu)技術(shù)，其革新的思路都是基于全耗盡型溝道的理念。簡單地說，全耗盡溝道技術(shù)令柵極對溝道處形成 電場的控制能力大為增強，在柵極的控制下，當器件需要處于關(guān)閉狀態(tài)下時，溝道中所有的載流子均會被耗盡，這樣溝道將不再具備任何導(dǎo)電能力，也就意味著晶體 管漏源極導(dǎo)電通路的徹底關(guān)閉。
那么全耗盡溝道技術(shù)又是如何做到這一點的呢？在傳統(tǒng)的部分耗盡型平面晶體管中，由于漏源極與硅襯底形成反偏的PN結(jié)結(jié)構(gòu)，因此其周圍有耗盡層結(jié)構(gòu)存在，加 上溝道的深度有限，這樣溝道處的電場就會受到這些因素的干擾而偏離理想的狀態(tài)。要解決這個問題，可以采用令溝道區(qū)域的硅膜厚度極薄，薄到與溝道的深度相 同，并且拉大溝道與漏極反偏結(jié)的距離的方法，來構(gòu)造全耗盡型的溝道區(qū)。
新一代晶體管技術(shù)：Finfet
Finfet的解決方法是另溝道從硅襯底表面豎起，形成垂直型的溝道結(jié)構(gòu)（又被人們形象地稱為Fin-鰭片），然后再在鰭片表面構(gòu)造柵極。Finfet的鰭片厚度極?。ㄈ鐖D2），且其凸出的三個面均為受控面，受到柵極的控制。這樣，柵極就可以較為容易的在溝道區(qū)構(gòu)造出全耗盡結(jié)構(gòu)，徹底切斷溝道的導(dǎo)電通路。
Finfet器件實現(xiàn)了從130nm節(jié)點人們便一直夢寐以求的極高伏安性能。但是這種技術(shù)同時也帶來了新的問題。如何制造符合要求的Finfet器件便是 難題之一。應(yīng)用材料公司的高管Klaus Schuegraf為此警告稱：“如何制作Finfet的鰭片結(jié)構(gòu)，以及如何在后續(xù)的制程工序中保持鰭片的完整性是一項非常困難的任務(wù)。你必須解決如何完 成高深寬比結(jié)構(gòu)的蝕刻，如何將雜質(zhì)均勻地摻雜到三維表面，如何在鰭片上生成復(fù)雜多層結(jié)構(gòu)的柵極，并且保證柵極的形狀與鰭片完全貼合等等問題。要解決這些問 題，就必須對材料，生產(chǎn)設(shè)備進行改進。雖然用于制造Finfet器件的掩膜板數(shù)量并不會增加很多，但是制造工序的數(shù)量則一定會增加?！盵!--empirenews.page--]
Finfet給芯片設(shè)計者帶來的新問題：
不僅如此，芯片的設(shè)計者們也會遇到一些新問題。在Finfet設(shè)計的電路中，鰭片的寬度將會是電路中最小的制程尺寸參數(shù)。在目前的光刻技術(shù)條件下，為了形 成鰭片結(jié)構(gòu)，就必須使用雙重成像技術(shù)（具體點說，很可能是采用SADP自對準雙重成像工藝）。而據(jù)Schuegraf介紹，雙重成像技術(shù)的實現(xiàn)要求芯片設(shè) 計者在設(shè)計芯片時采用非常嚴格的設(shè)計準則。Intel器件研發(fā)部門的經(jīng)理Mike Mayberry則稱：“大部分設(shè)計準則都是為了改善對光刻工藝的兼容性而設(shè)置的。一旦你學會如何設(shè)計22nm節(jié)點電路Layout，那么在面對三柵時你 只需要注意留心少量專設(shè)的設(shè)計準則即可?！?br>
對電路設(shè)計者而言，F(xiàn)infet技術(shù)也會帶來一些變化。其中最明顯的變化之一是，在試圖增大管子的驅(qū)動能力時，過去簡單增加線路寬度的方法在三柵中已不再 適用，F(xiàn)infet器件中鰭片的高度和寬度必須保持不變，而以增加鰭片數(shù)量的方法，來增加器件的驅(qū)動能力。這是由于芯片中所有鰭片的高度尺寸都必須由同一 次拋光工序來進行定義，無法對個別鰭片的高度進行拔高或降低處理。
而鰭片的寬度尺寸也有類似的情形。Dixit介紹說，鰭寬無法自由調(diào)節(jié)的原因并不僅是由于光刻技術(shù)方面的限制，鰭寬的增加還會影響到MOSFET門限電壓的變化.如果你試圖增加鰭片的寬度來增加器件的驅(qū)動電流，那么器件的門限電壓也會發(fā)生改變。
反過來看，這也意味著在Finfet的制造過程中必須保證鰭片的寬度和高度必須保持一致，否則便會對器件的門限電壓等性能參數(shù)造成影響，導(dǎo)致電路中各個晶體管的性能參數(shù)彼此差異過大。
要增加器件的驅(qū)動能力，你只能采用增加并聯(lián)的鰭片數(shù)量的方法來達到目的。而由于每個鰭片傳輸?shù)碾娏魇且粋€固定值，這也意味著器件驅(qū)動能力只能以這一定值為 單位進行增減，這對電路設(shè)計者，尤其是一些定制型模擬電路的設(shè)計者而言顯然是一個令人不快的限制。不過Intel看起來似乎并沒有因此而感到擔心，他們表 示：“我們已經(jīng)針對開關(guān)型和放大器型兩種應(yīng)用，對我們的三柵電路進行了調(diào)整。因此我們認為只有在極少數(shù)的情況下，才需要對電路設(shè)計進行調(diào)整?！?br>
相比之下，其它的業(yè)內(nèi)專家在這方面的態(tài)度則顯得悲觀許多，比如IMEC組織的執(zhí)行副總裁Ludo Deferm就表示說：“要得到較高的驅(qū)動電流，你必須將多個鰭片并聯(lián)在一起，這就需要在多個Finfet之間設(shè)置互聯(lián)線路。但是在高頻條件下工作時，由 互連線造成的電路電阻增加則會影響到電路的性能?！?br>
FDSOI：通向全耗盡型溝道的另一條路
面對Finfet帶來的新問題，F(xiàn)DSOI的支持者們找到了機會，他們宣稱FDSOI可以在達到同樣性能水平的條件下解決Finfet的這些問題。從外表 上看，F(xiàn)DSOI晶體管與傳統(tǒng)的部分耗盡式平面型晶體管（PDSOI）并沒有太大的區(qū)別，前者仍然采用平面型的結(jié)構(gòu)，不過FDSOI中最頂層，即位于埋入 式氧化層結(jié)構(gòu)頂部的硅膜厚度相比傳統(tǒng)的PDSOI要減薄了許多。FDSOI擁有許多顯見的優(yōu)勢，比如器件的結(jié)構(gòu)形式相比傳統(tǒng)平面型晶體管基本變化不大，消 除了PDSOI因浮體效應(yīng)（Floating body）所導(dǎo)致的記憶效應(yīng)（電荷會在浮體結(jié)構(gòu)中累積，導(dǎo)致浮體電位的增加，從而導(dǎo)致門限電壓的變化）。另外，據(jù)法國半導(dǎo)體廠商Leti的高管 Olivier Faynot 宣稱，F(xiàn)DSOI相比對手的技術(shù)而言，晶體管性能可以提升60%，或者器件的功耗可以降低50%。
也許FDSOI的優(yōu)點中最明顯的就是門限電壓的控制方面。由于FDSOI采用的是無雜質(zhì)摻雜的純硅溝道設(shè)計方案，因此電路中各個MOSFET其溝道的雜質(zhì) 摻雜濃度不會存在相互的變差，而溝道雜質(zhì)摻雜濃度的變差，則會導(dǎo)致MOSFET器件門限電壓的變差。而這個問題在Finfet和傳統(tǒng)平面型晶體管器件中則 同樣存在。更進一步看，當需要采取多門限電壓設(shè)計時，F(xiàn)infet和傳統(tǒng)平面型晶體管必須通過改變溝道雜質(zhì)摻雜濃度的方式來改變器件的門限電壓，而在常規(guī) 平面型晶體管中，要實現(xiàn)這種調(diào)節(jié)的難度甚大，對Finfet而言，則目前幾乎無法實現(xiàn)這種調(diào)節(jié)。而在FDSOI中，則可以通過向埋入式氧化層底部的硅襯底 施加電壓，來起到動態(tài)地改變門限電壓的目的。
當然，F(xiàn)DSOI也不是完美無暇，這項技術(shù)主要有三個缺點。首先，F(xiàn)DSOI晶圓的成本要比傳統(tǒng)的PDSOI胡體硅晶圓更高。不過按照上周一家市調(diào)公司 IC Knowledge公布的所謂成本分析報告稱，由于FDSOI器件具備多門限電壓可控的優(yōu)勢，因此采用FDSOI技術(shù)制作的22/20nm器件的總制作成 本實際上比傳統(tǒng)平面型產(chǎn)品或Finfet并沒有太大差別。
第二個缺點在于晶圓制造方面的技術(shù)風險。目前法國Soitec 公司是FDSOI晶圓的唯一生產(chǎn)商，而FDSOI晶圓的制作需要保證晶圓中氧化層淀積，晶圓切割，晶圓拋光等各個工序的加工精度都能夠達到原子級別。目前 Soitec供應(yīng)的FDSOI晶圓其頂部硅層厚度為12nm，埋入式氧化層的厚度尺寸則同樣極薄。
第三個缺點--其實準確點說應(yīng)該是弱勢，便是來自于一部分企業(yè)高管的惰性。有一些企業(yè)的決策者總是對和SOI有沾邊的技術(shù)不理不睬。在這方面，AMD及其 子女Globalfoundries，IBM以及意法半導(dǎo)體等公司則為這些惰性十足的企業(yè)高管樹立了榜樣，他們在22nm節(jié)點很有可能將啟用FDSOI技 術(shù)。特別是Globalfoundries，他們過去在SOI有關(guān)產(chǎn)品的推廣上并不是非常積極，不過現(xiàn)在當面對來自Finfet陣營的Intel和臺積電 的挑戰(zhàn)時，他們很有可能要拿起FDSOI作為對抗的武器。而且一部分過去已經(jīng)采納過PDSOI技術(shù)的芯片設(shè)計廠商，比如Broadcom等也有可能會選擇 追隨FDSOI。不過據(jù)一位熟知內(nèi)情的人士表示：“除此之外，F(xiàn)DSOI恐怕不會引起更多人的注意?！?br>
玩非主流的SuVolta和富士通等：
除了FDSOI和Finfet之外，還有第三種新技術(shù)可以同樣形成全耗盡型溝道。不久前SuVolta公司宣布推出了一種新的MOSFET結(jié)構(gòu)，這種 MOSFET中，使用淀積工藝在傳統(tǒng)體硅平面型MOSFET的溝道下方埋入了一種PN結(jié)結(jié)構(gòu)，當這種PN結(jié)反偏時，會在溝道的下方形成耗盡區(qū)，如此就可以 起到與FDSOI中溝道下方埋入式氧化物同樣的效用，同時又可以減薄溝道的厚度，這樣在柵極的控制下，溝道便可處于全耗盡的工作狀態(tài)。
SuVolta的這種技術(shù)看起來挺引人注目，不過有關(guān)這項技術(shù)的細節(jié)，除了與這家公司有密切合作關(guān)系的少數(shù)幾家公司如富士通之外，外界對其所知甚少。另一 方面，SuVolta這種技術(shù)的效能也還沒有經(jīng)過獨立機構(gòu)的驗證。不管怎么樣，也許這種技術(shù)會受到類似富士通的一些小型公司的青睞，這些小公司手頭的資金 還不夠充裕，無法加入Finfet的戰(zhàn)團，同時也付不起加入FDSOI陣營所需的啟動金。[!--empirenews.page--]
總結(jié)：
最后，我們來總結(jié)一下實際的芯片制造商在這三種選擇中會如何抉擇。
1-臺積電20nm節(jié)點看起來會繼續(xù)走常規(guī)平面型晶體管的老路--至少在制程推出的初期會是這樣。不過臺積電很可能會很快在16nm節(jié)點制程到來之前，對其20nm技術(shù)進行調(diào)整，并推出面向移動設(shè)備用芯片應(yīng)用的Finfet制程產(chǎn)品。
2-Intel方面已經(jīng)表態(tài)會堅持走Finfet路線；
3-IBM以及Globalfoundries和意法半導(dǎo)體公司很可能會在推出的芯片產(chǎn)品中全部或部分地采用FDSOI技術(shù)；
4-富士通等小公司則會繼續(xù)與SuVolta合作應(yīng)用其獨特的技術(shù)。
其它的廠商會選擇站在哪一邊，無疑將根據(jù)其客戶的需求，以及采用 Finfet，F(xiàn)DSOI等新技術(shù)的先鋒廠商產(chǎn)品的實際表現(xiàn)對比而定。不過，聯(lián)想到目前各家廠商在28nm制程中所遇到的種種問題，這幾種新制程技術(shù)在應(yīng) 用的初期恐怕都不太可能會有一帆風順的好運氣。
CNBeta編譯
原文：eetimes
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