繼四年前首度啟用HKMG工藝制作商用處理器之后，全球最大的半導體廠商Intel又一次站在了業(yè)界前列，這一次他們用實際行動宣告與傳統(tǒng)的平面型晶體管技術徹底告別。如先前外界所預料的那樣，本周三Intel舉辦了一次新聞發(fā)布會，會上Intel高管Mark Bohr宣布Intel在22nm制程處理器中全面啟用tri-gate晶體管技術，他并表示tri-gate晶體管技術的啟用可以極大地減小晶體管的工作電壓(51CTO推薦閱讀：首個3D晶體管 英特爾技術實現(xiàn)重大突破)。



Intel 22nm制程tri-gate晶體管實物


Inteltri-gate晶體管結(jié)構圖


Bohr稱：“轉(zhuǎn)向立體型晶體管設計的最大好處是管子的工作電壓和漏電流可以較大幅度地減小?！绷硗?，他還表示制造tri-gate晶體管所用的晶圓成本僅比傳統(tǒng)平面型晶體管高2-3%左右。

PS:Intel口中的tri-gate其實與人們通常所說的Finfet本質(zhì)相同，有關tri-gate技術與Finfet技術讀者可參考本站的這篇簡介文章。

Bohr，Intel高級副總裁 Bill Holt以及架構總經(jīng)理Dadi Perlmutter三人共同展示了在實際運行中的服務器，臺式機以及筆記本，這些設備上均裝用了22nm制程的Ivy Bridge處理器，這款處理器產(chǎn)品將于明年早些時候正式上市。
全面啟用tri-gate技術

與之前人們猜想的情況有所不同，Bohr在發(fā)布會上稱Intel的22nm制程處理器中所有的晶體管均采用tri-gate制作，而此前人們猜想的情況是僅有SRAM部分采用了tri-gate，而邏輯電路部分仍采用傳統(tǒng)的平面型晶體管結(jié)構。另外，Bohr還透露在Intel的22nm制程處理器中，有些部分的晶體管電路采用了6鰭設計（在Finfet中，F(xiàn)in即鰭的部分相當于平面型晶體管中的溝道），而有些部分的晶體管電路則僅采用2鰭設計，舉例而言，SRAM晶體管部分的晶體管結(jié)構便于邏輯晶體管的結(jié)構有所不同，在tri-gate的基礎上做出了一些改動。

另外Bohr還表示，Intel在14nm節(jié)點仍將繼續(xù)使用tri-gate晶體管技術，不過屆時Intel可能會進一步增加tri-gate晶體管中鰭部分的高度，以增強管子的性能，另外芯片內(nèi)含的晶體管密度也將比22nm節(jié)點大幅增加。

Bohr透露，Intel早已決定要在22nm節(jié)點放棄50年來人們一直在使用的平面型晶體管技術。Intel的tri-gate晶體管技術其實屬于Finfet的一種變種，采用這種結(jié)構的晶體管其溝道垂直與襯底，溝道的三個面則被三個柵極圍繞，這種結(jié)構可以增強柵極對溝道的控制作用，從而進一步提升管子的電流驅(qū)動能力和省電性能。

tri-gate晶體管的性能提升



Intel公布的22nmtri-gate晶體管溝道電流值
與Intel目前最好的32nm制程工藝比較，22nm制程立體型晶體管工作電壓Vdd僅0.7v，平面型晶體管則很難達到這樣的工作電壓水品，同時管子的性能則比前者提升37%。同時，管子的延遲時間可以在輸入電壓比32nm制程低0.2v（即0.8V）的條件下保持在原有的水平。

他說：“22nm制程tri-gate技術的晶體管性能基本與32nm制程一致，但輸入電壓僅0.8V，比后者的1.0V更低，這樣工作狀態(tài)下管子的功耗可減小50%以上。”



tri-gate與平面型體硅及FDSOI技術的優(yōu)劣對比：

會上Bohr還簡要介紹了一些晶體管器件物理學方面的知識。據(jù)他介紹，由于平面型體硅晶體管的襯底部分存在微小電壓，因此很難優(yōu)化管子的亞閥值（sub-threshold，臺灣人的說法是次臨界，即晶體管的柵電壓低于門限電壓的情況）性能。而FDSOI器件雖然可以解決這個問題，但是制造FDSOI器件的超薄體SOI晶圓成本太高。在談到由意法半導體等公司主推的超薄體SOI技術時，Bohr則稱由于這種SOI晶圓的埋入氧化層與其頂部超薄硅層之間的距離非常小，因此對超薄體SOI晶圓的制造技術提出了非常高的要求。

“雖然已經(jīng)有人制造出這種超薄體SOI晶圓，但是其價格太高，而且制造難度也很大?！彼⒈硎綢ntel認為這種超薄體SOI晶圓的最終成本可能會（比常規(guī)SOI）高出10%。與此類似，F(xiàn)DSOI陣營的成員也承認超薄體SOI的成本相對較高，但是他們強調(diào)FDSOI可以降低所需的隔離結(jié)構等的數(shù)量，因此FDSOI可以間接降低掩模板制作方面的成本，這里節(jié)省的成本則可以與晶圓增加的成本大致相抵。

Perlmutter則在會上表示，Intel的22nm產(chǎn)品輸入電壓將更低，而且同時與32nm平面型晶體管相比，22nmtri-gate晶體管功耗更低，晶體管面積則可減小一半左右。目前，Intel Atom系列SOC產(chǎn)品的使用率還不是很高，其主要的原因之一就是其對手基于ARM架構的SOC功耗相對更低。Perlmutter表示Intel將盡快將22nmtri-gate制程引入到Atom系列產(chǎn)品上，并稱轉(zhuǎn)換的步調(diào)要比從過去從45nm轉(zhuǎn)換到32nm的步調(diào)更快。
tri-gate技術在實際產(chǎn)品上將如何部署

據(jù)Intel透露，最先使用22nmtri-gate技術制作的處理器產(chǎn)品將是雙核設計的Ivy Bridge處理器，不過Atom內(nèi)核的產(chǎn)品也非常需要22nmtri-gate技術?！癆tom方面的需求是非常迫切的。22nmtri-gate技術不僅省電，而且還可以給Atom系列產(chǎn)品帶來更高的性能。”

VLSI Research市調(diào)公司的CEO Dan Hutcheson認為此次Intel轉(zhuǎn)向tri-gate設計具有“歷史性的意義”，是50多年前Bob Noyce, Jack Kilby等人發(fā)明首款平面型晶體管之后的又一次重要變革。Gartner公司的分析師Dean Freeman則干脆表示：“Intel這次干的太漂亮了！”

盡早轉(zhuǎn)向Finfet技術“讓Intel找到了移動設備市場的一個極好突破點，因為這種技術的省電性能極好，其性能表現(xiàn)則可以將ARM一族打得潰不成軍?！?br>
其它廠商在Finfet方面的動向：

除了Intel之外，ARM架構SOC的代工大廠臺積電公司不久前也宣布會轉(zhuǎn)向Finfet技術，不過按他們此前宣布的計劃，要到14nm節(jié)點才會完成轉(zhuǎn)型。至于IBM及其合作伙伴，F(xiàn)reeman認為他們同樣不太可能在14nm節(jié)點之前轉(zhuǎn)向Finfet技術。
制作tri-gate晶體管的技術難點

Gartner的分析報告稱要實現(xiàn)Finfet技術，需要克服許多制造技術方面的難關。比如要制造出Finfet晶體管，要求光刻機的圖像對準性能較好?！斑^去人們認為只有采用EUV光刻機才有可能制造出Finfet晶體管，不過由于ASML或者尼康生產(chǎn)的193nm液浸式光刻機具有極高的套準精度(overlay)，因此也有可能采用這種光刻機制造出Finfet晶體管?！盵!--empirenews.page--]



Finfet側(cè)墻摻雜密度控制示意圖


另外，盡管采用PIII(Plasma-immersion ion implantation)離子注入工藝可以實現(xiàn)，但如何保證Fin兩側(cè)漏源極側(cè)墻部位從上到下雜質(zhì)摻雜（目的是減小漏源極的電阻）密度的均勻性則是另外一個Finfet制造的難題。

此外，制造Finfet結(jié)構時蝕刻Fin時如何保證Fin側(cè)壁的粗糙度控制在一定的水平之內(nèi)則是另一個難題。