在ISE軟件中為源同步接口增加了datasheet報(bào)告的新功能,目的是幫助設(shè)計(jì)者在FPGA實(shí)現(xiàn)之后明白時(shí)鐘和數(shù)據(jù)的關(guān)系,并且把時(shí)鐘調(diào)整到數(shù)據(jù)中間。圖1所示范例描述了一個(gè)實(shí)際的應(yīng)用,數(shù)據(jù)和時(shí)鐘路徑中都有延時(shí)和相位調(diào)整電路
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