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邊沿檢測

我要報(bào)錯(cuò)

  • FPGA設(shè)計(jì)經(jīng)驗(yàn)之邊沿檢測

    在一個(gè)時(shí)鐘頻率16MHz的同步串行總線接收電路里，串行總線波特率為1Mbps。在串行總線的發(fā)送端是在同步時(shí)鐘(1MHz)的上升沿輸出數(shù)據(jù)，在接收端在同步時(shí)鐘的下降沿對(duì)輸入數(shù)據(jù)進(jìn)行接收采樣。在這個(gè)接收電路里檢測同步時(shí)鐘的下降沿是必不可少的。假設(shè)主時(shí)鐘-clk，同步時(shí)鐘-rck，同步數(shù)據(jù)-data。