先進(jìn)工藝節(jié)點(diǎn)下的布局布線優(yōu)化：Synopsys IC Compiler技術(shù)實(shí)踐

在5nm、3nm等先進(jìn)工藝節(jié)點(diǎn)下，集成電路設(shè)計(jì)面臨信號(hào)完整性退化、寄生效應(yīng)加劇、制造良率下降等挑戰(zhàn)。Synopsys IC Compiler憑借其統(tǒng)一時(shí)序驅(qū)動(dòng)引擎（UTDE）、多目標(biāo)全局布局算法及機(jī)器學(xué)習(xí)驅(qū)動(dòng)的優(yōu)化框架，成為突破物理實(shí)現(xiàn)瓶頸的核心工具。本文聚焦其在先進(jìn)工藝中的布局布線優(yōu)化策略，結(jié)合技術(shù)原理與實(shí)戰(zhàn)案例展開分析。