器件連接/參考

ADF4351：集成VCO的小數(shù)N分頻PLL合成器

ADCLK948：提供8路LVPECL輸出的時鐘扇出緩沖器

評估和設計支持

電路評估板

ADF4351評估板(EVAL-ADF4351EB1Z)

ADCLK948評估板(ADCLK948/PCBZ)

設計和集成文件

原理圖、布局文件、物料清單

電路功能與優(yōu)勢

許多系統(tǒng)都要求具有多個低抖動系統(tǒng)時鐘，以便實現(xiàn)混合信號處理和定時。圖1所示電路將ADF4351集成鎖相環(huán)(PLL)和壓控振蕩器(VCO)與ADCLK948接口，后者可通過ADF4351的一路差分輸出提供多達八路差分、低電壓正射極耦合邏輯(LVPECL)輸出。

現(xiàn)代數(shù)字系統(tǒng)經常要求使用許多邏輯電平不同于時鐘源的高質量時鐘。為了確保在不喪失完整性的情況下準確地向其它電路元件配電，可能需要額外的緩沖。此處介紹ADF4351時鐘源和ADCLK948時鐘扇出緩沖器之間的接口，并且測量結果表明與時鐘扇出緩沖器相關的加性抖動為75 fs rms。

電路描述

ADF4351是一款寬帶PLL和VCO，由三個獨立的多頻段VCO組成。每個VCO涵蓋約700 MHz的范圍（VCO頻率之間有部分重疊）。這樣可提供2.2 GHz至4.4 GHz的基本VCO頻率范圍。低于2.2 GHz的頻率可使用ADF4351的內部分頻器生成。

要完成時鐘生成，必須使能ADF4351 PLL和VCO，且必須設置所需的輸出頻率。ADF4351的輸出頻率通過RFOUT引腳處的開集輸出端提供，該引腳處需要一個并聯(lián)電感（或電阻）和一個隔直電容。

ADCLK948是一款SiGe低抖動時鐘扇出緩沖器，非常適合與ADF4351配合使用，因為其最大輸入頻率(4.5 GHz)剛好高于ADF4351 (4.4 GHz)。寬帶均方根加性抖動為75 fs。

為了模擬LVPECL邏輯電平，需要向ADCLK948的CLK輸入端增加1.65 V的直流共模偏置電平。這可以通過使用電阻偏置網(wǎng)絡來實現(xiàn)。缺少直流偏置電路會導致ADCLK948輸出端的信號完整性降低。

常見變化

也可以使用ADF4350小數(shù)N分頻（137 MHz至4400 MHz）和ADF4360整數(shù)N分頻系列等其它集成VCO的頻率合成器。

與ADCLK948同一系列的其它可用時鐘扇出緩沖器有ADCLK946（6路LVPECL輸出）、ADCLK950（10路LVPECL輸出）及ADCLK954（12路LVPECL輸出）。

電路評估與測試

評估本電路時，利用EVAL-ADF4351EB1Z板作為時鐘源，并略作修改。EVAL-ADF4351EB1Z板使用標準ADF4351編程軟件，該軟件包含在評估板附帶的光盤上。此外還需要ADCLK948/PCBZ，并且無需修改便可以直接使用。

設備要求

需要以下設備：

. EVAL-ADF4351EB1Z評估板套件，含編程軟件

. ADCLK948PCBZ評估板

. 3.3 V電源

. 用于連接3.3 V電源和ADCLK948PCBZ的兩條電纜

. 兩條長度相等且較短的SMA同軸電纜

. 高速示波器（2 GHz 帶寬）或等效器件

. R&S FSUP26頻譜分析儀或等效器件

. 裝有Windows XP、Windows Vista（32位）或Windows 7（32位）的PC

需要使用SMA同軸電纜，以便將EVAL-ADF4351EB1Z的RFOUTA+和RFOUTA?引腳與ADCLK948PCBZ的CLK0和CLK0引腳相連。

功能框圖

本實驗中使用ADCLK948PCBZ和EVAL-ADF4351EB1Z。這些電路板通過一條SMA電纜連接至ADCLK948PCBZ，如圖1所示。

開始使用

UG-435用戶指南詳細說明了EVAL-ADF4351EB1Z評估軟件的安裝和使用。UG-435還包含電路板設置說明以及電路板原理圖、布局和物料清單。電路板上必要的修改是在隔直電容之后插入100 Ω電阻。這些電阻與3.3 V電源相連并接地。對RFOUTA+和RFOUTA-引腳都應該執(zhí)行此操作，以提供1.65 V的共模電壓（高于所需的最低值1.5 V）。這樣可能就需要去除這些傳輸線附近的阻焊膜。

UG-068用戶指南包含關于ADCLK948/PCBZ評估板操作的類似信息。

邏輯電平測量

本例中，為準確測量高速邏輯電平，將Rohde & Schwarz RTO1024示波器與兩個RT-ZS30有源探頭配合使用。

在PC上安裝ADF435x軟件，具體做法說明如下：

1. 根據(jù)UG-435中的硬件驅動程序說明將EVAL-ADF4351EB1Z連接至PC。

2. 根據(jù)ADF435x軟件的屏幕截圖（見圖3）對ADF4351 PLL進行編程。本例中選擇了1 GHz的RF頻率。

3. 用兩條長度相等且較短的SMA電纜將EVAL-ADF4351EB1Z板的RFOUTA+和RFOUTA? SMA連接器與ADCLK948/PCBZ板的CLK0/CLK0 SMA連接器相連。

4. 將ADCLK948/PCBZ的差分輸出OUT2/OUT2與高速示波器相連。有關1 GHz輸出的典型波形，請參見圖4。

相位噪聲和抖動測量

1. 重復“邏輯電平測量”部分的第1至第4步。

2. 將ADCLK948/PCBZ未使用的CLK2輸出端與50 Ω負載相連（見圖5）。

3. 通過一條SMA電纜將CLK2輸出端與信號源分析儀相連（見圖5）。

4. 測量信號的抖動性能。

圖6顯示了ADF4351輸出端的相位噪聲，均方根抖動為325.7 fs。圖7顯示了ADCLK948輸出端的相位噪聲。均方根抖動為330.4 fs。

ADCLK948的加性抖動計算如下：√(330.4(sup)2(/sup) - 325.7(sup)2(sup)) = 55.5 fs rms。ADCLK948數(shù)據(jù)手冊中的額定值為75 fs rms。