摘要：針對兩電平DSP2407控制板在三電平逆變器控制中資源不足的問題，在不改變原有成熟算法和硬件的基礎(chǔ)上，提出一種基于現(xiàn)場可編程門陣列(FPGA)的三電平實現(xiàn)方法。采用FPGA構(gòu)造了三電平脈寬調(diào)制(PWM)IP核，包含三電平調(diào)制策略、驅(qū)動脈沖分配和保護、死區(qū)補償、零序電壓注入、中點電壓平衡控制及阻尼振蕩抑制算法等功能，并解決了DSP與FPGA的同步問題。基于FPGA和DSP構(gòu)建一個三電平逆變器硬件平臺，在一臺30 kW三相異步電機上完成了相關(guān)實驗。實驗結(jié)果驗證了該方法的可行性和正確性，為兩電平調(diào)速算法拓展到三電平應(yīng)用場合提供了一種簡單通用的實現(xiàn)方式。
關(guān)鍵詞：三電平；現(xiàn)場可編程門陣列；死區(qū)補償；阻尼振蕩

1 引言
    三電平拓?fù)浣Y(jié)構(gòu)具有輸出容量大、輸出電壓高、電流諧波含量小等優(yōu)點，使得該結(jié)構(gòu)在高壓大功率交流電機變頻調(diào)速領(lǐng)域得到廣泛應(yīng)用。目前，在1～4 kV電壓等級的電機調(diào)速中，應(yīng)用最廣泛的是中點箝位三電平逆變器。在變頻調(diào)速控制系統(tǒng)中，基本的調(diào)速理論是相同的，區(qū)別就在于不同的拓?fù)浣Y(jié)構(gòu)所帶來的特殊性，如PWM策略、驅(qū)動脈沖的分配、中點電位平衡控制等。
    隨著微電子技術(shù)和EDA技術(shù)的快速發(fā)展，應(yīng)用硬件的并行性實現(xiàn)一些復(fù)雜算法是近幾年興起的一種全新的設(shè)計思想。
    針對兩電平電壓源型變頻器已實現(xiàn)產(chǎn)品化的情況，在不改變原有兩電平調(diào)速算法的前提下，提出一種將原兩電平控制板擴展為三電平控制板的FPGA實現(xiàn)方法，構(gòu)造了三電平PWM IP核。利用硬件語言并行執(zhí)行的快速性，實現(xiàn)了三電平調(diào)制策略、驅(qū)動脈沖分配和保護、死區(qū)補償算法、零序電壓注入、中點電壓平衡控制算法、阻尼振蕩抑制算法等功能，是一種簡單、快速且節(jié)約成本的方法。

2 控制系統(tǒng)整體功能描述
    圖1為DSP與FPGA的控制系統(tǒng)整體功能描述框圖。如圖1所示，DSP完成原有兩電平調(diào)速控制算法，將得到的兩相靜止坐標(biāo)下電壓參考值uα
和uβ通過數(shù)據(jù)總線傳給FPGA中相應(yīng)的寄存器。FPGA中，uα和uβ經(jīng)2s／3s變換為a，b，c坐標(biāo)系中的三相調(diào)制電壓uas，ubs和ucs。為提高SPWM中較低的電壓利用率，在原調(diào)制波中注入了三電平零序電壓；為克服三電平拓?fù)浣Y(jié)構(gòu)固有的中點不平衡問題，加入了中點平衡算法；為解決空載V／F控制下逆變器輸出電流波形在某一頻段振蕩，加入了阻尼振蕩抑制算法；為降低低頻下死區(qū)時間對輸出電流波形造成的影響，加入了死區(qū)補償算法。最后得到的調(diào)制波，經(jīng)PWM發(fā)生器，加入死區(qū)后形成a，b，c三相的12路PWM驅(qū)動信號。FPGA中載波周期和死區(qū)時間都有對應(yīng)的寄存器，可通過DSP按需更改。各算法模塊也由DSP單獨控制，根據(jù)電機運行條件部分或全部使能。

2．1 電壓利用率
    為提高直流母線電壓利用率，采用SPWM+零序電壓注入(與SVPWM等效)的方法。調(diào)制度m定義為調(diào)制波幅值與載波幅值的比。在線性調(diào)制區(qū)內(nèi)，m=1．154時，電壓利用率達到100％。
    區(qū)別于兩電平的零序電壓計算方法(在兩電平中，Uz=-(Umax+Umin)／2)，利用VHDL語言編寫了適用于三電平的零序電壓算法：
   
    模塊fangxiang用于判斷三相參考電壓的異號相及大小順序，模塊zero和除法器根據(jù)三電平的零序電壓算法輸出零序電壓分量。
2．2 死區(qū)補償算法
    死區(qū)補償算法主要包括補償死區(qū)時間、IGBT開通和關(guān)斷延時、IGBT及續(xù)流二極管的管壓降等。在此采用了三電平逆變器的死區(qū)補償算法，根據(jù)伏秒特性，分別從死區(qū)時間和管壓降兩方面對死區(qū)時間進行補償。
    省略具體推導(dǎo)過程得出a，b，c相補償時間為：
   
    式中：Td為死區(qū)時間；Ton為開通時間；Toff為關(guān)斷時間；ias為三相電流；Ts為開關(guān)周期，Udc為直流母線電壓；k為根據(jù)不同扇區(qū)得到的系數(shù)。
    利用VHDL語言編寫了死區(qū)補償模塊。
2．3 阻尼振蕩抑制
    電機開環(huán)V／F控制系統(tǒng)中，輕載時在某一頻段內(nèi)會出現(xiàn)電流的持續(xù)振蕩，嚴(yán)重時甚至?xí)鹱冾l器過流保護或燒毀功率模塊。文獻提出一種基于穩(wěn)定無功電流的方法，取得了良好效果。此處采用的方法是根據(jù)電流波動的大小，在調(diào)制波中加入校正量以抑制電流波動的惡化，相比無功電流控制算法更加簡單，控制原理如圖2所示。

    在圖2中，經(jīng)電流傳感器測得的各相電流值inew與經(jīng)濾波模塊后得到的基波電流值idd求差后，得到此時電流的波動趨勢，根據(jù)這種趨勢的方向和大小，在原調(diào)制波上疊加usu大小的抑制量，從而形成一種負(fù)反饋，達到抑制電流脈動的作用。
   
    式中：k為比例系數(shù)；Ts為SPWM載波周期。
2．4 中點電位平衡控制算法
    中點平衡算法采用VHDL語言實現(xiàn)，算法參考文獻，此處不再贅述。
2．5 同步分析
    圖3示出DSP與FPGA之間的信號連接圖，虛線框內(nèi)為原有的兩電平連接圖。FPGA和DSP之間通過擴展接口相連，接口信號包括雙向8位數(shù)據(jù)總線D0～D7及13位地址總線A0～A12、片選信號DS．OPTION、讀信號RD、寫信號WR、復(fù)位信號RESET和+5 V電源。FPGA內(nèi)建立的三電平PWM IP核中，譯碼模塊通過地址總線、讀寫信號和片選信號產(chǎn)生各寄存器的選通信號，數(shù)據(jù)總線通過選通信號完成對應(yīng)地址的數(shù)據(jù)寄存器的讀取或?qū)懭搿Ｎ墨I中也提到了類似的實驗平臺，區(qū)別在于DSP和FPGA之間無硬件同步信號，若不采取措施，則會使得DSP程序和FPGA程序的中斷不同步，兩者間微小的誤差經(jīng)過一段時間的累計會造成電流周期性脈動。此處采用軟件同步的方法，通過在DSP每次中斷開始時控制FPGA內(nèi)三電平PWM IP核中的同步信號使能寄存器，將載波發(fā)生器清零，實現(xiàn)了DSP和FPGA的同步，保證了系統(tǒng)長時間運行的可靠性。

3 硬件條件和實驗參數(shù)
    在AC／DC／AC變頻器上進行了開環(huán)V／F控制的實驗，整流側(cè)采用不控整流電路，輸入線電壓為380 V，逆變側(cè)為二極管箝位三電平逆變器結(jié)構(gòu)，負(fù)載為30 kW異步電機。開關(guān)頻率設(shè)為1 kHz，采樣時間為1 ms，設(shè)置的死區(qū)時間為10μs。實驗主要驗證了電壓利用率算法和低頻情況下死區(qū)補償算法、阻尼振蕩抑制算法的正確性。

4 實驗結(jié)果及分析
    圖4分別為5 Hz，30 Hz時加入零序電壓注入算法的三電平相電壓波形。在圖4中，線性調(diào)制區(qū)內(nèi)，m=1．154時，電壓利用率達到100％。變頻器輸入、輸出線電壓皆為380 V。

    圖5為流入電機的a，b，c三相電流，經(jīng)3s／2s變換后得到的iα，iβ波形。圖5a，b為2 Hz時加入死區(qū)補償算法前后的波形?？梢?，加入死區(qū)補償算法后iα，iβ波形明顯好轉(zhuǎn)。圖5c為10 Hz時加入死區(qū)補償后的波形，此時電流出現(xiàn)了振蕩。圖5d為10 Hz時加入死區(qū)補償和阻尼振蕩抑制算法的波形，可見電流振蕩得到明顯改善，證明了阻尼振蕩抑制算法的正確性。

5 結(jié)論
    采用FPGA實現(xiàn)了原有兩電平控制板向三電平控制系統(tǒng)的轉(zhuǎn)換，DSP負(fù)責(zé)的控制算法部分和FPGA負(fù)責(zé)的發(fā)波部分相互獨立。同時，構(gòu)建了三電平PWM IP核，利用硬件描述語言編寫了PWM調(diào)制算法、中點電位平衡算法、死區(qū)補償算法、阻尼振蕩抑制算法及零序電壓注入算法。實驗結(jié)果證明了利用FPGA實現(xiàn)兩電平向三電平轉(zhuǎn)換的可行性及PWM IP核的正確性，為三電平系統(tǒng)的實用化提供了一種具體的實現(xiàn)思路。