摘要：提出了一種利用ARM和FPGA架構實現(xiàn)對多通道微應變信號進行數(shù)據(jù)采集的系統(tǒng)設計方案。通過FPGA輸出模擬量調節(jié)和內部數(shù)字量調節(jié)的方法,實現(xiàn)了對微應變傳感器的零點校準?？梢酝ㄟ^ARM修改FPGA中的各項采樣參數(shù),如采樣率,采樣通道數(shù),起始通道等。詳細介紹了FPGA內部的各功能模塊。應用結果表明,系統(tǒng)運行穩(wěn)定可靠,采集精度高,具有一定的實用性。

1 引言

數(shù)據(jù)采集系統(tǒng)是計算機測控系統(tǒng)中不可或缺的組成部分，是影響測控系統(tǒng)的精度等性能 指標的關鍵因素之一。隨著新的器件不斷推出，新的技術不斷應用，數(shù)據(jù)采集技術及其相關 電路得到了迅速的發(fā)展。如何提供更高的采樣速率，更高的精確度和更大的靈活性是當前數(shù) 據(jù)采集系統(tǒng)需要解決的問題。FPGA 的迅猛發(fā)展，使FPGA 器件性能得到了不斷的提升，已 逐步取代單片機、DSP，在數(shù)據(jù)采集系統(tǒng)中的得到了廣泛的應用[1 ~ 4]。

本系統(tǒng)采集的對象是微應變傳感器，由于微應變傳感器自身的制造誤差、貼片產(chǎn)生的初 始應力、結構安裝時產(chǎn)生的附加應力等，都會產(chǎn)生一個比較大的零點，可能超出A/D 芯片 的量程范圍。若這個零點過大，會使得信號放大器、ADC 的輸出出現(xiàn)飽和現(xiàn)象，使數(shù)據(jù)采 集無法正常進行。通常對零點的修正有硬件與軟件兩種方法。如果只用軟件測量校正的辦法 無法解決ADC 芯片的飽和問題，只用硬件解決的話需要的硬件成本較高。因此如何準確的 測量微應變信號的零點，是本系統(tǒng)需要解決的關鍵問題。

2 數(shù)據(jù)采集系統(tǒng)的設計方案

本文設計的數(shù)據(jù)采集系統(tǒng)可以實現(xiàn)數(shù)據(jù)的采集、處理和存儲功能。整個系統(tǒng)主要由 Atmel 公司的AT91RM9200 微處理器芯片, Xilinx 公司的FPGA 芯片XC3S200AN, TI 公司的 ADC 芯片TLC2551、DAC 芯片TLV5* 及信號調理電路等外圍電路組成。系統(tǒng)硬件簡圖 如圖1 所示。ARM 輸出控制信號，控制FPGA。當ARM 啟動FPGA 開始數(shù)據(jù)采集后，F(xiàn)PGA 輸出通道地址，經(jīng)過32 路模擬通道多路開關，選擇某一通道，F(xiàn)PGA 控制DAC 芯片輸出模 擬量對這一通道的輸入量進行粗調零。然后由FPGA 控制ADC 芯片進行模數(shù)轉換。將轉換 得到的12 位數(shù)字量串行輸送給FPGA。在FPGA 內部將12 位數(shù)據(jù)由串行改為并行，進行細 調零等相應的數(shù)據(jù)處理，然后加上4 位標明通道的數(shù)據(jù)送入FIFO 中。當FIFO 達到半滿時， ARM 將數(shù)據(jù)讀出進行相應的處理，整個數(shù)據(jù)采集的過程完成。

3 FPGA 的功能模塊

FPGA使用的是Xilinx 公司Spartan3AN 系列的XC3S200AN芯片，片內集成了4M Flash， 288K 的塊狀RAM，集成密度高，可以將程序直接下載在片內ROM 上，無需片外ROM， 節(jié)省電路板面積。FPGA 在整個系統(tǒng)中負責數(shù)字信號的采集控制、處理，控制信號和時序信 號的產(chǎn)生，數(shù)據(jù)的緩存和異步輸出，在整個數(shù)據(jù)采集系統(tǒng)中起到至關重要的作用。根據(jù)FPGA 的功能，將其模塊化為數(shù)據(jù)處理模塊、時序控制模塊，通道控制模塊、A/D 和D/A 芯片控 制模塊、異步FIFO 緩存模塊、接口和總線模塊，具體模塊結構如圖2 所示。

（1）接口總線模塊

此模塊負責 FPGA 和CPU 的通信以及內部各模塊之間的通信。CPU 和FPGA 之間通過 16 位雙向數(shù)據(jù)總線和地址線通信，CPU 向FPGA 輸入讀、寫、復位、開始等控制信號。FPGA 內部各模塊設計成可由CPU 讀寫的模塊，直接與內部數(shù)據(jù)總線連接。這樣ARM 可以通過 向各模塊寫入數(shù)值實時的改變采樣的各參數(shù)，并通過讀各模塊的參數(shù)實時監(jiān)控系統(tǒng)的運行狀 態(tài)。由于內部各模塊眾多，CPU 與FPGA 之間信息交互頻繁，為了簡化時序控制，避免各 模塊之間的競爭、冒險，在FPGA 內部將16 位雙向數(shù)據(jù)總線獨立為16 位讀總線（Readbus） 和16 位寫總線（Writebus）。當CPU 輸入寫信號有效時，F(xiàn)PGA 內部寫總線從與ARM 通信 的雙向數(shù)據(jù)線讀數(shù)，將數(shù)據(jù)送給內部各模塊；當輸入讀信號有效時，雙向數(shù)據(jù)總線從內部讀 總線讀數(shù)，向外輸出給CPU，當讀信號無效時，內部讀總線為高阻狀態(tài)。內部各模塊都將 可讀的參數(shù)值輸出到多選一數(shù)據(jù)選擇器，讀總線根據(jù)地址譯碼讀出某個參數(shù)值送給雙向數(shù)據(jù) 總線輸出。

(2) 時序控制模塊

此模塊控制通道采樣頻率和內部的時序邏輯，有兩個主要信號，掃描時鐘(scan_clock） 和采樣時鐘（sample_clock），都是由FPGA 主時鐘分頻而得。scan_clock 為高電平時，對各 通道信號采樣保持，ADC 準備轉換。當sample_clock 上升沿到來時，ADC 開始轉換某一通 道的信號，sample_clock 的下一上升沿到來時，ADC 轉換下一個通道的信號。通過改寫 scan_clock 和sample_clock 可以改變采樣的頻率。由于通道數(shù)也是可以修改的，當掃描時鐘 和采樣時鐘未變，采樣通道數(shù)由25 變?yōu)?2 個時，scan_clock 高電平有效時間被浪費。為了 解決這個問題，在設定的通道數(shù)轉換完成后，就將掃描時鐘置為零，節(jié)省了時間。如圖3 所示，當采樣通道數(shù)設置為12 時，采樣完第12 個通道后就將scan_clock 置為零。

(3) 通道控制模塊

此模塊控制通道間的轉換，輸出當前采樣通道號。內部有通道計數(shù)器，計算當前的通道 號。為了減少每一通道所用時間，當A/D 還未結束時，就提前給通道計數(shù)器信號EOC 進行 通道轉換，AD 轉換和通道轉換并行進行，當AD 轉換完成時，通道控制模塊也已準備好當 前通道號。通過寫數(shù)據(jù)總線向此模塊寫通道控制字可以改變需要采樣的通道個數(shù)，采樣的起 始通道。

(4) 控制AD 和控制DA 模塊

此模塊控制 AD 和DA 芯片，產(chǎn)生使AD 和DA 芯片工作的控制信號和時序邏輯。由于 需要采樣的通道數(shù)多，達25 個，為節(jié)省印制電路板面積和成本，采用單片AD 芯片加多路 模擬開關進行模擬數(shù)字量的轉換。AD 芯片TLC2551，是TI（Texas Instrument）公司生產(chǎn)的 精度為12 位的，單通道采樣、低功耗芯片。其工作時序如圖4 所示。時鐘信號SCLK、控 制信號CS 都由FPGA 產(chǎn)生，時鐘主頻為19.2M，采樣一次需要44 個時鐘周期[5]。

DA 芯片采用TI 公司生產(chǎn)的TLV5*，它是一個帶參考電壓源的8 位DAC，數(shù)字接口為SPI 接口。FPGA 控制DA 芯片，使DAC 的輸出與ADC 輸入模擬電壓相加，抵消輸入的 零點，產(chǎn)生0-4.096V 有效輸出送到ADC 輸入端進行轉換。TLV5* 的工作時序如圖5 所示。 時鐘信號SCLK 和控制信號CS，信號FS 由FPGA 產(chǎn)生，每次轉換需要16 個時鐘周期。

(5) 數(shù)據(jù)處理模塊

由ADC 芯片輸出的12 位串行數(shù)據(jù)，經(jīng)過此模塊，轉化為12 位并行數(shù)據(jù)，然后完成數(shù) 據(jù)的細調零。細調零也由FPGA 完成，在數(shù)據(jù)處理模塊中有一片分布式可讀寫的RAM，里 面存儲了由ARM寫入的各通道的零點數(shù)據(jù)。在每個通道完成ADC 轉換時，自動由零點RAM 中讀出給定通道的零點數(shù)據(jù)，由FPGA 完成減法運算，完成細調零。

(6) 雙端口異步FIFO 緩存模塊

由于 ARM 和FIFO 的時鐘不同，ARM 讀速度遠遠大于FPGA 采集數(shù)據(jù)的速度，因此設 計用FIFO 在ARM 和FPGA 間的跨時鐘域數(shù)據(jù)傳輸中起緩存的作用。模塊由兩個深度為8K， 寬度為16 位的異步雙端口FIFO 組成，數(shù)據(jù)存儲總量為256K。若用FPGA 內部邏輯資源實 現(xiàn)FIFO，所有邏輯資源將全被耗盡，因此用芯片內部自帶的288K Block Ram 來實現(xiàn)。設計 中，采用19.2M 主時鐘做FIFO 的時鐘，且為上升沿有效。ARM 的讀信號有時無法被時鐘 上升沿捕捉到，就產(chǎn)生了數(shù)據(jù)傳輸不可靠的問題。為解決這個問題，采用握手協(xié)議將讀信號 延長。輸入到FIFO 端口的讀信號一直到時鐘上升沿有效，才置為低電平，具體如圖6 所示。

需要采集的實際通道數(shù)為 25 個，需用5 位數(shù)據(jù)標明當前通道值，AD 轉換的有效數(shù)據(jù) 為12 位，而數(shù)據(jù)線為16 位，只有四位數(shù)據(jù)可供通道地址使用。為了完整標示當前的通道值， 根據(jù)通道值最低位的奇偶性把數(shù)據(jù)分別儲存在FIFO0 和FIFO1 中。這樣CPU 從FIFO0 讀出 的數(shù)據(jù)就是偶數(shù)通道的采樣值，從FIFO1 讀出的數(shù)據(jù)就是奇數(shù)通道的采樣值。

4 ARM 程序的編寫

編程軟件環(huán)境為 CodeWarrior for ARM Developer Suite，編程語言為C 語言。ARM 程序 主要通過和FPGA 的通信，控制FPGA 進行數(shù)據(jù)采集，適時改變FPGA 的各參數(shù)，向FPGA RAM 中寫入粗調零，細調零的數(shù)據(jù)，并從FPGA 讀取采樣完的數(shù)據(jù)進行相應的處理。

5 零點的校準

FPGA 有兩片專門可讀寫分布式RAM，一片用來儲存8 位粗調零的數(shù)據(jù)，一片儲存12 位細調零的數(shù)據(jù)，各通道的通道號就是調零數(shù)據(jù)存儲在RAM 中的地址。DAC 的數(shù)據(jù)在通 道轉換時，根據(jù)當前通道值，從粗調零分布式RAM 中讀出，寫到DAC 寄存器中，由FPGA 控制DAC 芯片轉化成模擬量輸出到ADC 芯片的輸入端，與輸入電壓相加實現(xiàn)粗調零。然 后在FPGA 內部把轉化得到的12 位數(shù)據(jù)減去存儲在RAM 中的細調零值，所得的數(shù)據(jù)才是 真正有效的數(shù)據(jù)。

為了確定某一路微應變信號的零點，ARM 首先在通道地址寫入數(shù)值0x7F，使DAC 輸 出其可輸出電壓的中間值，然后啟動ADC 芯片開始轉換。此時的ADC 芯片工作在數(shù)據(jù)直 通模式，轉換得到的12 位數(shù)據(jù)不經(jīng)過數(shù)據(jù)處理和FIFO，直接由數(shù)據(jù)總線傳送給ARM。ARM 根據(jù)讀得的轉換值，若發(fā)現(xiàn)依然是過飽和狀態(tài)，則加大寫入粗調零存儲器的數(shù)值，直到讀得 的ADC 數(shù)據(jù)為正常數(shù)值。DAC 模擬量輸出值加ADC 測得的模擬量輸入值既是此通道的零 點值。零點確定后，通過FPGA 輸出模擬量和FPGA 內部數(shù)字量調節(jié)的方式，實現(xiàn)了8 位 DAC 芯片對12 位ADC 芯片零點的校準。

6 結論

本文介紹了一種基于 FPGA 和ARM 的數(shù)據(jù)采集系統(tǒng)。FPGA 程序全部采用Verilog-HDL 語言自頂向下模塊化編寫，在Xilinx ISE 集成開發(fā)環(huán)境下進行編譯和仿真，整個系統(tǒng)和所有 功能模塊均可在符合條件的FPGA 產(chǎn)品中應用，具有良好的可移植性。已應用在某機載數(shù) 據(jù)采集儀中，獲得了很好的應用效果。

本文的創(chuàng)新點在于用 FPGA 芯片通過模擬量調節(jié)和數(shù)字量調節(jié)的方法，用較低的成本 實現(xiàn)了對微應變數(shù)據(jù)的零點校準，提高了采集的精度。并且ARM 和FPGA 的交互，實現(xiàn)了 可由ARM 在線實時改寫和監(jiān)控FPGA 中的各項采集參數(shù)，無需對FPGA 芯片重新下載編程， 大大提高了數(shù)據(jù)采集系統(tǒng)的靈活性。

[1].AT91RM9200 datasheethttp://www.dzsc.com/datasheet/AT91RM9200+_143939.html.
[2].TLC2551datasheethttp://www.dzsc.com/datasheet/TLC2551_1095377.html.
[3].ROM datasheethttp://www.dzsc.com/datasheet/ROM+_1188413.html.
[4].DA datasheethttp://www.dzsc.com/datasheet/DA+_1093508.html.