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串行加法器

我要報(bào)錯(cuò)

  • 基于VHDL邏輯電路設(shè)計(jì)與應(yīng)用

    隨著集成電路技術(shù)的高速發(fā)展，VHDL已成為設(shè)計(jì)數(shù)字硬件時(shí)常用的一種重要手段。介紹EDA技術(shù)及VHDL語言特點(diǎn)，以串行加法器為例，分析串行加法器的工作原理，提出了一種基于VHDL語言的加法器設(shè)計(jì)思路，給出串行加法器VHDL源代碼，并在MAX+PLUSII軟件上進(jìn)行仿真通過。