一種基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì)

摘要：給出了使用verilogHDL語(yǔ)言對(duì)鎖相環(huán)進(jìn)行基于FPGA的全數(shù)字系統(tǒng)設(shè)計(jì)，以及對(duì)其性能進(jìn)行分析和計(jì)算機(jī)仿真的具體方法。該方法采用綜合仿真工具QuartusU8.0來(lái)對(duì)數(shù)字鎖相環(huán)進(jìn)行輸入設(shè)計(jì)、功能時(shí)序仿真及器件編程。仿真結(jié)果表明：該方法可通過(guò)在傳統(tǒng)數(shù)字鎖相環(huán)基本結(jié)構(gòu)的基礎(chǔ)上增加自動(dòng)變模控制模塊來(lái)有效解決縮短捕捉時(shí)間和減小同步誤差之間的矛盾。