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什么是可編程邏輯
在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。存儲(chǔ)器用來(lái)存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫(kù)的內(nèi)容。微處理器執(zhí)行軟件指令來(lái)完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。邏輯器件提
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可編程邏輯器件PLA乘積項(xiàng)陣列
PLA可編程邏輯陣列的特點(diǎn)是具有可編程的“與”門(mén)陣列和“或”門(mén)陣列。PAL的可編程陣列邏輯只有“與”門(mén)陣列是可編程的，而“或”門(mén)陣列是固定的，即不可以編柙 困此PLA結(jié)構(gòu)可以提供更多的共享通道資源，對(duì)設(shè)計(jì)者來(lái)說(shuō)
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可編程邏器件應(yīng)用SRLC 16
在Xilinx的FPGA中，4輸入的查找表可以配置成一個(gè)16位的移位寄存器來(lái)使用。這對(duì)于一些移位寄存器應(yīng)用很多的場(chǎng)合，可有效地提高資源的利用率，節(jié)省邏輯資源。本節(jié)將會(huì)以4輸入的查找表為例，詳細(xì)介紹SRLC16的應(yīng)用。對(duì)于
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針對(duì)現(xiàn)場(chǎng)可編程門(mén)陣列 （FPGA）的Libero IDE 8.4（Actel）
Actel公司宣布其Libero®集成開(kāi)發(fā)環(huán)境(IDE)增添全新的功耗優(yōu)化和增強(qiáng)的設(shè)計(jì)創(chuàng)建功能。全新的LiberoIDE8.4針對(duì)基于Flash的IGLOO®、IGLOOPLUS和ProASIC®3L現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，提供由1.14V至1.575V的FP
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Xilinx可編程邏輯器件的端接技術(shù)
Xilinx可編程邏輯器件FPGA的SelectIO支持多達(dá)⒛種信號(hào)接口標(biāo)準(zhǔn)，而每一種標(biāo)準(zhǔn)包括多種驅(qū)動(dòng)電流輸出。不同的驅(qū)動(dòng)電流和接口標(biāo)準(zhǔn)，其輸出阻抗(內(nèi)阻)不同，因此需選擇相應(yīng)的匹配電阻。對(duì)Xilinx器件，推薦采用串行端接技
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可編程輸入／輸出邏輯塊（IOB）
IOB模塊用于提供FPGA內(nèi)部邏輯與器件封裝引腳之間的接口，用戶可以設(shè)置為單向或雙向。Spartan-3器件的IOB不僅支持常用的一些接口標(biāo)準(zhǔn)，而且提供內(nèi)部端接電阻和數(shù)字控制阻抗技術(shù)(DOT)、輸出驅(qū)動(dòng)強(qiáng)度控制、可編程輸入延
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采用可編程的多核處理器SoC體系的CC1100架構(gòu)設(shè)計(jì)
CC1100是第二代數(shù)字多媒體處理器，外形如圖1所示。 CC1100采用可編程的多核處理器SoC體系架構(gòu)設(shè)計(jì)。主CPU是主頻350MHz的超級(jí)標(biāo)量RISC處理器.運(yùn)行Linux操作系統(tǒng)。它可以每個(gè)指令周期執(zhí)行4條指令，并支
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可編程邏輯器件的基本結(jié)構(gòu)
可編程邏輯器件PLD的基本結(jié)構(gòu)如圖1所示。由圖可見(jiàn)，PLD器件由輸入控制電路、與陣列、或陣列及輸出控制電路組成。在輸人控制電路中，輸人信號(hào)經(jīng)過(guò)輸入緩沖單元產(chǎn)生每個(gè)輸入變量的原變量和反變量，并作為與陣列的輸入項(xiàng)
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可編程邏輯器件的分類及特點(diǎn)
根據(jù)PLD器件的與陣列和或陣列的編程情況及輸出形式，可編程邏輯器件通常可分為4類。第一類是與陣 列固定、或陣列可編程的PLD器件，這類PLD器件以可編程只讀存儲(chǔ)器PROM為代表?？删幊讨蛔x存儲(chǔ)器PROM 是組合邏輯陣列，
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可編程邏輯器件中邏輯的實(shí)現(xiàn)方法
一個(gè)二進(jìn)制函數(shù)的輸出，可以用其輸人函數(shù)的最小項(xiàng)之和來(lái)實(shí)現(xiàn)。因此，任一函數(shù)的輸出就可以用圖1所 示的積或兩級(jí)邏輯電路來(lái)實(shí)現(xiàn)。這種方法同樣適用于多輸出的情況，而每個(gè)輸出是由其自己的積項(xiàng)和來(lái)形 成，如圖2所示為
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可編程邏輯器件PLD表示方法
由于可編程邏輯器件的陣列結(jié)構(gòu)特點(diǎn)，用以前所習(xí)慣的邏輯函數(shù)表示方法難以描述其內(nèi)部電路，因此在 PLD中提出了一些新的邏輯約定。這些邏輯約定使PLD芯片內(nèi)部的配置和邏輯圖一一對(duì)應(yīng)，并能把邏輯圖與 真值表密切結(jié)合，
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復(fù)雜可編程邏輯器件CPLD的基本結(jié)構(gòu)
1．基于乘積項(xiàng)的CPLD結(jié)構(gòu) CPLD的結(jié)構(gòu)是基于乘積項(xiàng)（Product－Term）的，現(xiàn)在以Xilinx公司的XC9500XL系列芯片為例介紹CPLD的 基本結(jié)構(gòu)，如圖1所示，其他型號(hào)CPLD的結(jié)構(gòu)與此非常類似。 CPLD可分為3部分：功能模塊（Fun
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復(fù)雜可編程邏輯器件CPLD常用器件型號(hào)
常用CPLD芯片有：Xilinx公司的XC9500/XL/XV系列，低功耗的CoolRunner系列；Altera的低成本MAX3000/A系列，高性能MAX7000S/AE/B系列。 下面以Xilinx的XC9500XL系列CPLD為例來(lái)說(shuō)明該類器件的命名規(guī)則，如圖1所示。在第
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現(xiàn)場(chǎng)可編程邏輯器件FPGA的基本結(jié)構(gòu)
1．查找表的結(jié)構(gòu)奸原理 采用查找表（Look－Up-Table）結(jié)構(gòu)的PLD芯片稱為FPGA，查找表簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。 目前FPGA中多使用4輸人的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM。當(dāng)用戶通過(guò)
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現(xiàn)場(chǎng)可編程邏輯器件FPGA常用器件型號(hào)
常用FPGA芯片有：Xilinx的低成本Spartan3 E/A/AN/ADSP系列，高性能Virtex－II Pro/Virtex-4/Virtex-5系列等；Altera的Cyclone III/II系列，Stratix III/IIGX系列及Atria OX系列等； Actel公司帶模擬前端器件的Fusi。
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ARM、FPGA與可編程模擬電路設(shè)計(jì)的單芯片技術(shù)綜合應(yīng)用
如果世上真的有典型或者通用的嵌入式系統(tǒng)應(yīng)用，主流半導(dǎo)體公司的產(chǎn)品目錄一定會(huì)薄很多?，F(xiàn)在設(shè)計(jì)人員不僅要從多種處理器架構(gòu)中進(jìn)行選擇(大多數(shù)嵌入式系統(tǒng)設(shè)計(jì)都以處理器內(nèi)核為中心)，而且外設(shè)、通信端
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基于可編程邏輯在數(shù)字信號(hào)處理系統(tǒng)中的應(yīng)用
1 引言 隨著半導(dǎo)體技術(shù)的發(fā)展，可編程邏輯器件在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性等方面有了很大的改進(jìn)和提高，從而為高效率、高質(zhì)量、靈活地設(shè)計(jì)數(shù)字系統(tǒng)提供了可靠性。CPLD或FPGA技術(shù)的出現(xiàn)，為DSP系統(tǒng)的設(shè)
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基可編程邏輯器的VGA顯示控制器的設(shè)計(jì)
隨著CCD(電荷耦合器件)和CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)圖像傳感器制造工藝的發(fā)展，圖像傳感器的分辨率越來(lái)越高，如果要實(shí)時(shí)顯示圖像傳感器采集到的圖像，則要求圖像處理芯片有較高的運(yùn)行速度，但由于需要處理的數(shù)據(jù)量太
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可編程邏輯器件FPGA的參數(shù)
spartan3E XC3S500E 芯片上標(biāo)識(shí)含義 ＝＝＝＝＝＝＝＝ XC3S500E FGG320DGQ070 A1439696A1 4C KOREA ＝＝＝＝＝＝＝＝ (1C3S是spartan的代號(hào),XC3S500E 表示器件型號(hào) (2)500表示500k，是系統(tǒng)門(mén)的數(shù)目．通俗地講就50萬(wàn)門(mén)
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Cypress 推出兩款可提高模擬和數(shù)字性能的 PSoC 可編程片上系統(tǒng)
賽普拉斯推出了兩款可提高模擬和數(shù)字性能的新型 PSoC 可編程片上系統(tǒng)。CY8C21x45 和CY8C22xxx PSoC 器件提高了可配置性，改進(jìn)了數(shù)字資源性能，為工程師實(shí)施 PWM、定時(shí)器、I2C 和 SPI 通信接口等提供了更高的設(shè)計(jì)靈活
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