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淺析AD9522時鐘分頻電路原理
在嵌入式系統(tǒng)設(shè)計中我們經(jīng)常要使用到各種頻率的時鐘，供給DSP或者FPGA等硬件芯片，使其正常工作。
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用于SOC或塊級時鐘的可配置分頻器
用于SOC或塊級時鐘的可配置分頻器
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一種多通道時鐘分頻和觸發(fā)延遲電路的設(shè)計
摘要：在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準時鐘信號進行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進行多路任意時間的延遲輸出，本設(shè)計中采用VHDL
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