模塊
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ICAP模塊簡(jiǎn)介
ICAP模塊實(shí)現(xiàn)了架構(gòu)和FPGA配置控制器之間的接口，該模塊基元就像邊界掃描模塊基元一樣。其例化無(wú)需額外的邏輯單元，因?yàn)檫@些端口嵌入在FPGA中。要在器件配置完成后讀取配置比特流，ICAP宏必須被例化，ICAP模塊也常用
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多引導(dǎo)的關(guān)鍵模塊ICAP
ICAP、內(nèi)部配置入口和ICAP源語(yǔ)必須包含在設(shè)計(jì)中，用于實(shí)現(xiàn)多引導(dǎo)或重配置的功能。ICAP的源語(yǔ)是個(gè)簡(jiǎn)單的8位線(xiàn)寬的同步讀(寫(xiě))模塊，如圖所示，模塊中的信號(hào)說(shuō)明如表所示。 圖 ICAP模塊示意 表 ICAP模塊信號(hào)說(shuō)明 通常
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EDA的模塊模型
在VHDL的設(shè)計(jì)中，最常用的方法就是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的
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基于DeviceNet 的嵌入式I/O模塊設(shè)計(jì)方案
引 言 DevICeNet是一種基于CAN總線(xiàn)技術(shù)的符合全球工業(yè)標(biāo)準(zhǔn)的開(kāi)放型現(xiàn)場(chǎng)總線(xiàn)通信網(wǎng)絡(luò)，它用于控制，配置和數(shù)據(jù)采集等方面。CAN 總線(xiàn)具有布線(xiàn)簡(jiǎn)單、典型的總線(xiàn)型結(jié)構(gòu)、穩(wěn)定可靠、實(shí)時(shí)、抗干擾能力強(qiáng)、
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一種新型的基于Android平臺(tái)的無(wú)線(xiàn)打印模塊設(shè)計(jì)
在ARM芯片AT91RM9200上構(gòu)建了無(wú)線(xiàn)打印模塊的硬件平臺(tái)，在Android操作系統(tǒng)上完成了軟件平臺(tái)的搭建，通過(guò)調(diào)用Linux內(nèi)核的CUPS，實(shí)現(xiàn)移動(dòng)終端在Android系統(tǒng)上直接打印文件的功能。 Android作為基于Linux
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基于嵌入式Linux內(nèi)核的鍵盤(pán)驅(qū)動(dòng)控制模塊設(shè)計(jì)
為了適應(yīng)嵌入式設(shè)備外設(shè)的多樣性，本文以特殊矩陣鍵盤(pán)為例，設(shè)計(jì)了一套完整的驅(qū)動(dòng)控制模塊。硬件電路設(shè)計(jì)采用外擴(kuò)3片SN74HC 164芯片的方式，節(jié)省了GPIO引腳的使用，大大提高了利用效率。同時(shí)，在此基
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基于μCOS-II的CAN通訊模塊設(shè)計(jì)
在系統(tǒng)越來(lái)越復(fù)雜，功能越來(lái)越強(qiáng)大的今天，嵌入式系統(tǒng)的設(shè)計(jì)中采用實(shí)時(shí)多任務(wù)操作系統(tǒng)已經(jīng)成為嵌入式應(yīng)用設(shè)計(jì)的主流。μCOS-II是一個(gè)開(kāi)源嵌入式實(shí)時(shí)操作系統(tǒng)(Real Time Operating System, RTOS)，它已
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分頻器模塊FPQ的VHDL源程序
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等待判別模塊DDPB的VHDL源程序
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里程計(jì)算模塊LCJS的VHDL源程序
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里程計(jì)費(fèi)模塊LCJF的VHDL源程序
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等待計(jì)時(shí)模塊DDJS的VHDL源程序
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等待計(jì)費(fèi)模塊DDJF的VHDL源程序
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輸出數(shù)據(jù)選擇模塊scxz的VHDL源程序
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EDA中的數(shù)據(jù)采集A/D轉(zhuǎn)換控制模塊ADZHKZ的設(shè)計(jì)
A/D轉(zhuǎn)換控制模塊ADZHKZ主要實(shí)現(xiàn)對(duì)ADC0809進(jìn)行模數(shù)轉(zhuǎn)換的控制和轉(zhuǎn)換后數(shù)據(jù)的BCD轉(zhuǎn)換處理。 1．ADC08O9模數(shù)轉(zhuǎn)換的控制 ADC0809是CM0S的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開(kāi)關(guān)，可控制8個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。ADC080
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EDA中的A/D轉(zhuǎn)換控制模塊ADZHKZ的VHDL源程序
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EDA中的數(shù)據(jù)運(yùn)算與處理模塊SJYSCL的VHDL源程序
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EDA中的D/A轉(zhuǎn)換控制模塊DAZHKZ的VHDL源程序
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EDA中的鍵盤(pán)輸入與數(shù)據(jù)顯示控制模塊JPXSKZ的VHDL源程序
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EDA中的車(chē)載DVD位控系統(tǒng)內(nèi)各模塊的設(shè)計(jì)
分頻模塊FINI：其功能為對(duì)外部輸入時(shí)鐘進(jìn)行分頻，得到周期為1.5 ms計(jì)數(shù)器，并根據(jù)反饋信號(hào)TIME_S對(duì)計(jì)時(shí)器進(jìn)行清零。其輸入輸出接口如圖1所示，圖中的CLKIN為外部時(shí)鐘輸入，TIME_S為定時(shí)器清零信號(hào)。 如圖 分頻模塊F
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