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基于DSP Builder的16階FIR濾波器實現
現場可編程門陣列(FPGA)器件廣泛用于數字信號處理領域．而使用VHDL或VerilogHDL語言進行設計的難度較大。提出一種采用DSP Builder實現FIR濾波器的設計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設計流程，設計一個16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結果表明，該方法簡單易行，可滿足設計要求，它驗證了采用DSP Builder實現濾波器設計的獨特優(yōu)勢。
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基于DSP Builder的16階FIR濾波器實現
現場可編程門陣列(FPGA)器件廣泛用于數字信號處理領域．而使用VHDL或VerilogHDL語言進行設計的難度較大。提出一種采用DSP Builder實現FIR濾波器的設計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設計流程，設計一個16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結果表明，該方法簡單易行，可滿足設計要求，它驗證了采用DSP Builder實現濾波器設計的獨特優(yōu)勢。
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LMS自適應濾波器在激波報靶系統(tǒng)中的應用
前言 由空氣動力學原理，當超音速運動的物體，由于運動速度大于局部聲速時會產生激波，彈道聲波是超聲速彈丸飛行時沖擊空氣分子所形成的激波（ Shock waves）。采用激波原理進行報靶是一項具有挑戰(zhàn)性的技術，它利
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LMS自適應濾波器在激波報靶系統(tǒng)中的應用
前言 由空氣動力學原理，當超音速運動的物體，由于運動速度大于局部聲速時會產生激波，彈道聲波是超聲速彈丸飛行時沖擊空氣分子所形成的激波（ Shock waves）。采用激波原理進行報靶是一項具有挑戰(zhàn)性的技術，它利
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新一代CPLD及其應用
近年來，隨著集成芯片制造技術的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，
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基于56F8O13 DSP的FIR濾波器設計
0 引言 數字濾波器是一種用來過濾時間離散信號的數字系統(tǒng)，通過對抽樣數據進行數學處理來達到頻域。濾波的目的。根據其單位沖激響應函數的時域特性可分為兩類：無限沖激響應(IIR)濾波器和有限沖激響應(FIR)濾波
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新一代CPLD及其應用
近年來，隨著集成芯片制造技術的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，
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新一代CPLD及其應用
新一代CPLD及其應用
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基于56F8O13 DSP的FIR濾波器設計
0 引言 數字濾波器是一種用來過濾時間離散信號的數字系統(tǒng)，通過對抽樣數據進行數學處理來達到頻域。濾波的目的。根據其單位沖激響應函數的時域特性可分為兩類：無限沖激響應(IIR)濾波器和有限沖激響應(FIR)濾波
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基于56F8O13 DSP的FIR濾波器設計
0 引言 數字濾波器是一種用來過濾時間離散信號的數字系統(tǒng)，通過對抽樣數據進行數學處理來達到頻域。濾波的目的。根據其單位沖激響應函數的時域特性可分為兩類：無限沖激響應(IIR)濾波器和有限沖激響應(FIR)濾波
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級聯信號處理器的FPGA實現
摘要：現代通信系統(tǒng)中，數字化已成為發(fā)展的必然趨勢，數字信號處理則是數字系統(tǒng)中的重要環(huán)節(jié)。在數字信號處理方面提出一種級聯信號處理器的FPGA實現方案，用以取代昂貴的專用數字處理芯片。首先對級聯信號處理器做了
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