基于PCI Express總線的數(shù)據(jù)采集設(shè)備實(shí)現(xiàn)

介紹PCI總線接口芯片CH365的特點(diǎn)、引腳及封裝

Linux PCI驅(qū)動(dòng)的編寫

基于PCI總線的高速CCD圖像存儲(chǔ)系統(tǒng)設(shè)計(jì)

linux網(wǎng)絡(luò)服務(wù)器配置基礎(chǔ)

要建立一個(gè)安全linux服務(wù)器就首先要了解Linux環(huán)境下和網(wǎng)絡(luò)服務(wù)相關(guān)的配置文件的含義及如何進(jìn)行安全的配置。在linux系統(tǒng)中，TCP/IP網(wǎng)絡(luò)是通過若干個(gè)文本文件進(jìn)行配置的，也許你需要編輯這些文件來完成聯(lián)網(wǎng)工作，但是這些配置文件大都可以通過配置命令linuxconf(其中網(wǎng)絡(luò)部分的配置可以通過netconf命令來實(shí)現(xiàn))命令來實(shí)現(xiàn)。下面介紹基本的TCP/IP網(wǎng)絡(luò)配置文件。

實(shí)現(xiàn)多端口1Gbps 和10Gbps TCP/iSCSI 協(xié)議處理任務(wù)卸載解決方案

Virtex-5 LXT 平臺(tái)為創(chuàng)建占位空間更小的系統(tǒng)級(jí)多端口1Gbps 和10Gbps TCP卸載引擎 (TOE) 奠定基礎(chǔ)

基于PCI的遙測(cè)解調(diào)及遙控注入測(cè)試卡的設(shè)計(jì)與實(shí)現(xiàn)

本文中的測(cè)控系統(tǒng)是某型號(hào)無人機(jī)電子系統(tǒng)中的一個(gè)重要部分。為了對(duì)測(cè)控系統(tǒng)的改進(jìn)優(yōu)化設(shè)計(jì)進(jìn)行驗(yàn)證，需要對(duì)軟件進(jìn)行長(zhǎng)期運(yùn)行考核，對(duì)該分系統(tǒng)進(jìn)行單機(jī)驗(yàn)收與聯(lián)試，驗(yàn)證其與其它分系統(tǒng)接口的匹配性；同時(shí)

基于PCI總線和DSP技術(shù)的虛擬儀器系統(tǒng)設(shè)計(jì)

傳統(tǒng)的虛擬儀器由一塊基于PCI總線的直接利用A/D和D/A芯片構(gòu)成的數(shù)據(jù)采集板卡和相應(yīng)的軟件組成，但隨著計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)的迅速發(fā)展，越來越多的數(shù)據(jù)需要由計(jì)算機(jī)處理、存儲(chǔ)和傳輸，由于通用計(jì)算機(jī)本身的特點(diǎn)。

基于PCI總線通用DSP信號(hào)處理系統(tǒng)的設(shè)計(jì)方案

數(shù)字信號(hào)的處理離不開算法和實(shí)現(xiàn)手段。數(shù)字信號(hào)處理器（digital signal processor簡(jiǎn)稱DSP）。是在模擬信號(hào)變換成數(shù)字信號(hào)以后進(jìn)行高速。

基于FPGA PCI的并行計(jì)算平臺(tái)實(shí)現(xiàn)

當(dāng)前對(duì)于各種加密算法．除了有針對(duì)性的破解算法，最基本的思想就是窮舉密鑰進(jìn)行匹配，通常稱為暴力破解算法。由于暴力破解算法包含密鑰個(gè)數(shù)較多，遍歷的時(shí)間超過實(shí)際可接受的范圍。如果計(jì)算速度提高到足夠快。這種遍

LATTICE推出低成本PCI

Lattice新推出一款用于其低成本Lattice ECP2M系列90nm FPGA的低成本PCI Express開發(fā)工具套件，該開發(fā)工具套件的推出將加速采用Lattice ECP2M系列FPGA的PCI Express設(shè)計(jì)。通過采用新的PCI Express x1/x4評(píng)估板，該開發(fā)

Cadence為PCI Express 3.0推出首款驗(yàn)證解決方案

Cadence設(shè)計(jì)系統(tǒng)公司宣布其已經(jīng)開發(fā)了基于開放驗(yàn)證方法學(xué)（OVM）的驗(yàn)證IP（VIP）幫助開發(fā)者應(yīng)用最新的PCI Express Base Specification 3.0 (PCIe 3.0)互連協(xié)議，PCI-SIG內(nèi)部目前正在開發(fā)一個(gè)初步的0.5修訂版。全新Ca

轉(zhuǎn)向32GT/s PCI Express設(shè)計(jì)所面臨的挑戰(zhàn)

在計(jì)算和網(wǎng)絡(luò)應(yīng)用中采用PCI Express® (PCIe) 接口非常普遍，這些應(yīng)用包括中央處理器(CPU)、圖形處理器(GPU)、網(wǎng)絡(luò)接口卡(NIC)、交換機(jī)、服務(wù)器以及諸如固態(tài)設(shè)備(SSD)之類更 新型的存儲(chǔ)系統(tǒng)，等等。然而，當(dāng)今的網(wǎng)絡(luò)和快速興起的人工智能(AI)應(yīng)用均要求在加速器 和GPU中采用更大的帶寬以及更快的互連，以便發(fā)送和接收更大量的數(shù)據(jù)。

業(yè)內(nèi)首款低功耗PCI Express Gen 4緩沖器提升功耗及性能標(biāo)桿

-全新的Si532xx緩沖器系列產(chǎn)品為低功耗1.5V/1.8V應(yīng)用首次提供符合PCIe Gen 4標(biāo)準(zhǔn)的解決方案-

業(yè)內(nèi)首款低功耗PCI Express Gen 4緩沖器提升功耗及性能標(biāo)桿

-全新的Si532xx緩沖器系列產(chǎn)品為低功耗1.5V/1.8V應(yīng)用首次提供符合PCIe Gen 4標(biāo)準(zhǔn)的解決方案-

Cadence推出業(yè)界首款PCI Express 5.0驗(yàn)證IP 現(xiàn)可供貨

Cadence驗(yàn)證IP與TripleCheck技術(shù)推動(dòng)服務(wù)器和存儲(chǔ)應(yīng)用可早期采納下一代PCIe標(biāo)準(zhǔn)21IC訊 楷登電子(美國(guó)Cadence 公司)今日宣布，業(yè)界首款支持全新 PCI Express ® (PCIe®)5.0 架構(gòu)的驗(yàn)證 IP(VIP)正式可用。結(jié)合

使用Intel Xeon CPU和PCI Express Gen 3技術(shù)增強(qiáng)測(cè)試測(cè)量系統(tǒng)

全新的機(jī)箱和控制器相結(jié)合，提供了兩倍于先前最高性能PXI平臺(tái)的處理能力和系統(tǒng)帶寬。由于模塊化可滿足不斷變化的需求，因此這一控制器和機(jī)箱組合使得PXI成為任何測(cè)試和測(cè)量系統(tǒng)的完美方案，使用戶在決策時(shí)無需作出任何妥協(xié)。

基于通用接口芯片CH365的財(cái)稅安全卡設(shè)計(jì)

目前中國(guó)國(guó)內(nèi)“金稅工程”經(jīng)過幾年的推廣實(shí)施，在全國(guó)范圍內(nèi)己取得了巨大的經(jīng)濟(jì)效益和社會(huì)效益，在金稅工程中，最重要的是對(duì)于開票系統(tǒng)數(shù)據(jù)的保護(hù)，為了防止開票系統(tǒng)受病毒感染或被人為地破壞，絕大部分的單位都被要求專機(jī)專用，從而來確保系統(tǒng)的安全和穩(wěn)定。

PXI中的PXI Express技術(shù)

PXI中引入了PXI Express技術(shù)，顯著提高了總線帶寬。PXI將PCI Express集成到PXI標(biāo)準(zhǔn)中，可以滿足更多的應(yīng)用需求。

PCI Express 4.0通路裕量和其優(yōu)點(diǎn)分析

當(dāng)面臨更高帶寬和更快上市時(shí)間的要求時(shí)，設(shè)計(jì)人員將面臨新的挑戰(zhàn)。較高的數(shù)據(jù)傳輸速率使得更高帶寬成為可能，同時(shí)它們會(huì)限制傳輸距離（由于信道損失增大），使信號(hào)的完整性降級(jí)，并降低制造良率。解決這些挑戰(zhàn)需要時(shí)間和資源，這會(huì)對(duì)系統(tǒng)設(shè)計(jì)進(jìn)度造成負(fù)面影響，更糟糕的是，在設(shè)計(jì)系統(tǒng)時(shí)，這類負(fù)面影響可能并不明顯。