中國，北京-2018年3月15日-Silicon Labs(亦稱“芯科科技”)日前推出了一系列低功耗PCI Express® (PCIe®) Gen 1/2/3/4時鐘緩沖器，設計旨在為1.5V和1.8V應用提供超低抖動時鐘分發(fā)。Silicon Labs的新型Si532xx PCIe時鐘緩沖器具有40fs RMS(典型值)的附加抖動性能，可為嚴格的PCIe Gen 3和Gen 4抖動規(guī)范提供超過90%的余量，從而簡化時鐘分發(fā)和降低產品開發(fā)風險。

越來越多的數(shù)據(jù)中心硬件設計正在使用低功耗1.5V或1.8V電源，以最大限度地降低整體功耗，這些數(shù)據(jù)中心硬件設計包括網(wǎng)絡接口卡(NIC)、PCIe總線擴展器和高性能計算(HPC)加速器。Si532xx緩沖器由單個1.5V-1.8V電源供電，具有多達12路時鐘輸出，非常適合在低功耗設計中提供低抖動PCIe時鐘分發(fā)。Si532xx時鐘器件支持PCIe通用時鐘、分離參考無展頻(SRNS)和分離參考獨立展頻(SRIS)架構，能夠滿足各種應用需求。

Si532xx時鐘是基于非PLL的扇出緩沖器，支持展頻時鐘信號的分發(fā)而不影響信號完整性。隨著PCIe端點數(shù)量在服務器和存儲應用中的不斷增長，要求系統(tǒng)設計人員提供更多的PCIe參考時鐘的緩沖時鐘副本。新型Si532xx系列產品的超低抖動性能使得設計人員能夠級聯(lián)多個緩沖器，同時仍能達到0.5ps RMS的最大允許系統(tǒng)PCIe抖動預算。

Si532xx器件輸出驅動器利用Silicon Labs的推挽式HCSL技術，該技術不像使用恒流輸出驅動器技術的傳統(tǒng)PCIe緩沖器那樣需要外部終端電阻。內部電源濾波可防止電源噪聲降低時鐘抖動性能，從而消除了競爭解決方案所需的離散式低壓差穩(wěn)壓器。Si532xx系列產品支持85歐姆和100歐姆阻抗選項。

Silicon Labs時鐘產品高級營銷總監(jiān)James Wilson表示：“我們利用Silicon Labs在高性能時鐘設計方面的專業(yè)技術來降低PCIe時鐘分發(fā)應用中的抖動和功耗。我們新推出的Si532xx系列產品顯示Silicon Labs致力于幫助整合并簡化數(shù)據(jù)中心、工業(yè)、通信和消費類設計中的高速時鐘樹設計。”

由于時鐘抖動是所有PCIe應用的關鍵設計參數(shù)，Silicon Labs提供PCIe Gen 1/2/3/4軟件工具，可簡化PCIe抖動測量。