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用RTL測試平臺驗證事務級IP模型

在系統(tǒng)級芯片設計中，設計驗證是一項十分重要的工作。傳統(tǒng)的驗證方法雖然比較簡單，但對設計工程師要求很高，而且驗證時間過長。本文介紹開放式設計和驗證語言SystemC，通過該語言可實現(xiàn)RTL測試平臺的復用，降低驗證

測試測量
2012-05-21

模型測試平臺 RTL IP
如何成功地完成ASIC原型驗證

有很多原因使我們在芯片TAPOUT之前做原型驗證，最終的目的都是盡可能高性價比的使芯片盡快推向市場。原型驗證可以使我們找出其它的驗證方法找不出的錯誤?；谠偷乃俣冉咏诂F(xiàn)實速度，原型驗證可以使我們盡早地來

測試測量
2012-05-21

代碼 ASIC CE RTL
VxWorks系統(tǒng)下的RTL8139驅(qū)動程序改進

引言RTL8139是臺灣Realtek半導體公司生產(chǎn)的一種快速以太網(wǎng)控制器，提供符合PCI2.2標準的接口，兼容IEEE802.3u 100BASE－T規(guī)范，支持IEEE－802.3x全雙工流量控制，支持10Mbit.s－1/100Mbit.s－1全雙工、半雙工自適應，

單片機
2012-04-17

驅(qū)動程序數(shù)據(jù)包 VXWORKS系統(tǒng) RTL
VxWorks系統(tǒng)下的RTL8139驅(qū)動程序改進

VxWorks系統(tǒng)下的RTL8139驅(qū)動程序改進

嵌入式軟件
2012-04-15

驅(qū)動程序數(shù)據(jù)包 VXWORKS系統(tǒng) RTL
modelsim仿真軟件介紹

1、仿真的目的：　　在軟件環(huán)境下，驗證電路的行為和設想中的是否一致?！　?、仿真的分類：　　a) 功能仿真：在RTL層進行的仿真，其特點是不考慮構成電路的邏輯和門的時間延遲，著重考慮電路在理想環(huán)境下的行為和

電子設計自動化
2012-04-04

代碼仿真軟件 MODELSIM RTL
Cadence提供新一代Encounter RTL-to-GDSII流程

全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司日前宣布推出最新版Cadence Encounter RTL-to-GDSII流程，面向高性能千兆級設計，包括在20納米最新技術節(jié)點上的新設計。這種最新的RTL-to-GDSII設計、實現(xiàn)與簽收流程是與

測試測量
2012-03-09

CADENCE COUNTER SYSTEM RTL
ALF簡介及IC設計流程

先進庫格式(ALF)是一種提供了庫元件、技術規(guī)則和互連模型的建模語言，不同抽象等級的ALF模型能被EDA同時用于IC規(guī)劃、原型制作、實現(xiàn)、分析、優(yōu)化和驗證等應用中。本文在介紹ALF概念的基礎上，詳細討論了使用ALF時庫元

電子設計自動化
2012-03-06

元件 IC設計 BSP RTL
物聯(lián)網(wǎng)的新興技術與挑戰(zhàn)研究

摘要：將物聯(lián)網(wǎng)想象成一個動態(tài)網(wǎng)絡，該網(wǎng)絡中的日常對象可以彼此交互、感知環(huán)境并進行相應的響應。為了對物聯(lián)網(wǎng)這個看上去似乎很簡單，但其結構卻比較復雜的新型技術進行多方面的研究，文中闡述了物聯(lián)網(wǎng)發(fā)展所存在的

工業(yè)控制
2012-03-02

物聯(lián)網(wǎng) WSN BSP RTL
降低IC功耗的方法

在許多設計中，功耗已經(jīng)變成一項關鍵的參數(shù)。在高性能設計中，超過臨界點溫度而產(chǎn)生的過多功耗會削弱可靠性。在芯片上表現(xiàn)為電壓下降，由于片上邏輯不再是理想電壓條件下運行的那樣，功耗甚至會影響時序。為了處理功

電子設計自動化
2012-02-18

低功耗時鐘 IC RTL
在SoC設計中采用ESL設計和驗證方法

本文討論電子系統(tǒng)級(ESL)設計和驗證方法學在系統(tǒng)級芯片(SoC)設計中的應用。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復雜系統(tǒng)架構和嵌入式軟件的一套方法學，它還提供下游寄存器傳輸級(RTL)實現(xiàn)的

電子設計自動化
2012-02-09

工程師 LM SOC設計 RTL
在SoC設計中采用ESL設計和驗證方法

本文討論電子系統(tǒng)級(ESL)設計和驗證方法學在系統(tǒng)級芯片(SoC)設計中的應用。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復雜系統(tǒng)架構和嵌入式軟件的一套方法學，它還提供下游寄存器傳輸級(RTL)實現(xiàn)的

數(shù)字電源
2012-02-07

工程師 LM SOC設計 RTL
在SoC設計中采用ESL設計和驗證方法

在SoC設計中采用ESL設計和驗證方法

嵌入式軟件
2012-02-07

工程師 LM SOC設計 RTL
TCP/IP的浮標網(wǎng)絡通信系統(tǒng)設計策略

水聲信道匹配基礎研究是建立在水聲學、海洋物理聲學以及現(xiàn)代信號處理技術基礎上的新興研究領域。為滿足研究需要而構建的局部海域水聲信道測量平臺（圖 1），能夠?qū)崿F(xiàn)環(huán)境信息和信道參量的系統(tǒng)采集和實時傳遞，對信道

數(shù)字電源
2012-01-15

系統(tǒng)設計網(wǎng)絡通信系統(tǒng) TCP/IP RTL
基于RTL綜合策略的狀態(tài)機優(yōu)化方案

　有限狀態(tài)機及其設計技術是數(shù)字系統(tǒng)設計中的重要組成部分，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分數(shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個組成部分。通常，控制單元的主體是一個狀態(tài)機，它接收外部

模擬
2012-01-04

編碼狀態(tài)機 DC RTL
Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

全球可編程平臺領導廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX) ）日前在進駐北京新址的慶典上,強調(diào)其對高增長的中國市場的承諾。該公司不斷擴大其在亞太地區(qū)的影響力，包括開設研發(fā)中心，并將本地銷售、市場營銷

電子設計自動化
2011-12-29

Xilinx 賽靈思 FPGA設計 RTL
Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

嵌入式軟件
2011-12-27

Xilinx 賽靈思 FPGA設計 RTL
Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

嵌入式軟件
2011-12-27

Xilinx 賽靈思 FPGA設計 RTL
Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

嵌入式軟件
2011-12-27

Xilinx 賽靈思 FPGA設計 RTL
Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

嵌入式軟件
2011-12-27

Xilinx 賽靈思 FPGA設計 RTL
TLM驅(qū)動式新方案探討

引言下一個抽象級別建立在事務級建模(TLM)基礎之上。創(chuàng)建TLM IP作為黃金源碼后，設計團隊可簡化IP創(chuàng)建和復用，在功能驗證上節(jié)省人力物力，并減少bug。設計迭代減少，原因是TLM驗證比RTL驗證快得多，且架構選擇在RTL驗

智能硬件
2011-12-08

LM SYSTEMC 模型 RTL

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RTL

用RTL測試平臺驗證事務級IP模型

如何成功地完成ASIC原型驗證

VxWorks系統(tǒng)下的RTL8139驅(qū)動程序改進

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modelsim仿真軟件介紹

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物聯(lián)網(wǎng)的新興技術與挑戰(zhàn)研究

降低IC功耗的方法

在SoC設計中采用ESL設計和驗證方法

在SoC設計中采用ESL設計和驗證方法

在SoC設計中采用ESL設計和驗證方法

TCP/IP的浮標網(wǎng)絡通信系統(tǒng)設計策略

基于RTL綜合策略的狀態(tài)機優(yōu)化方案

Xilinx技術總監(jiān)：為FPGA設計帶來革命性變革

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