老舊代碼重構(gòu):VHDL向SystemVerilog UVM環(huán)境遷移的實(shí)戰(zhàn)策略
SystemVerilog斷言在AXI-Lite總線時(shí)序驗(yàn)證中的應(yīng)用
基于SystemVerilog的斷言驗(yàn)證:形式化方法在FPGA算法測(cè)試中的應(yīng)用
SystemVerilog中還有一個(gè)final?block
3個(gè)SystemVerilog新特性!
基于VMM驗(yàn)證方法學(xué)的MCU驗(yàn)證環(huán)境
系統(tǒng)級(jí)語(yǔ)言SystemVerilog和SystemC的融合
Mentor Graphics Verification Academy 新增 SystemVerilog 課程和模式庫(kù)以擴(kuò)展工程師的專(zhuān)業(yè)知識(shí)和資源
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全球領(lǐng)先半導(dǎo)體廠商Synopsys在中國(guó)確立VMM驗(yàn)證方法標(biāo)準(zhǔn)
LTE下行同步小區(qū)搜索的FPGA實(shí)現(xiàn)
預(yù)算:¥30000