開集極電路(英語：Open Collector，俗稱“集電極開路門”或“OC門”)，是一種集成電路的輸出裝置。OC門實際上只是一個NPN型三極管，并不輸出某一特定電壓值或電流值。OC門根據(jù)三極管基極所接的集成電路來決定(三極管發(fā)射極接地)，通過三極管集電極，使其開路而輸出。而輸出設備若為場效應晶體管(MOSFET)，則稱之為漏極開路(英語：Open Drain，俗稱“OD門”)，工作原理相仿。通過OC門這一裝置，能夠讓邏輯門輸出端的直接并聯(lián)使用。兩個OC門的并聯(lián)，可以實現(xiàn)邏輯與的關系，稱為“線與”，但在輸出端口應加一個上拉電阻與電源相連。

這種配置的特性是，輸出側上拉電阻(pull-up resistor)連接的電壓不一定需要使用與輸入側IC同樣的電源(VCC)，可以是用更低或更高的電壓來代替。因此，集電極開路電路有時用于連接不同工作電位、或用于外部電路需要更高電壓的場合。OC 的另一個優(yōu)點是多個 OC 輸出允許連接到同一條線上。從輸出端向里看，OC 引腳在輸出高電平時高阻、低電平時接地，因此如果所有的輸出都在高阻抗(即邏輯 1)狀態(tài)，該線(以及下游的上拉電阻)將輸出一個高電壓的狀態(tài);但如果至少一個 OC 輸出處在低電平(即邏輯 0)，那么它們會吸收電流、將輸出線拉到低電平。因此，集極開路設備通常用于連接多個器件的總線，前提是該總線的邏輯是同一時刻僅有單個設備輸出(負邏輯的)有效信號，例如MCS-51系列的寫使能(/WR 等)。這允許一個正在驅動總線的設備不會和其他不活動的設備互相干擾——如果不使用 OC 輸出，那么不活動(輸出低電平)的設備將試圖把總線電壓拉回低電平，造成不可預知的輸出?；谏厦娴膬?yōu)點，可以將幾個 OC 連接在一起形成“線與(wired AND)”(正邏輯，即高電平代表真)或“線或(wired OR)”(負邏輯，低電平代表真)。線或的原理可通過簡單的分析得知，也可由德摩根定律證明。OC 唯一的問題就是功率耗損。因為這樣的配置往往需要較高的電流才能正確的工作，即使在關閉的狀態(tài)，也通常會有幾個 nA 的泄漏電流，更不用說輸出側上拉電阻所帶來的損耗。

上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。下拉同理，也是將不確定的信號通過一個電阻鉗位在低電平。上拉是對器件輸入電流，下拉是輸出電流;強弱只是上拉電阻的阻值不同，沒有什么嚴格區(qū)分;對于非集電極(或漏極)開路輸出型電路(如普通門電路)提供電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低于CMOS電路的最低高電平(一般為3.5V)， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。4、在CMOS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗， 提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限，增強抗干擾能力。6、提高總線的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

就是從電源高電平引出的電阻接到輸出端。1、如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那么不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。2、如果輸出電流比較大，輸出的電平就會降低(電路中已經(jīng)有了一個上拉電阻，但是電阻太大，壓降太高)，就可以用上拉電阻提供電流分量， 把電平“拉高”。(就是并一個電阻在IC內部的上拉電阻上，這時總電阻減小，總電流增大)。當然管子按需要工作在線性范圍的上拉電阻不能太小。當然也會用這個方式來實現(xiàn)門電路電平的匹配。