1.前言

許多同步降壓轉(zhuǎn)換器設計人員面臨一個共同的問題：如何最好地連接開漏電源良好標志，也稱為電源良好 (PGOOD) 引腳。在這篇文章中，我將探討電源良好與各種不同的上拉源相關聯(lián)時的預期行為。有一些錯誤信息四處流傳，希望這篇文章能澄清。

2.具體內(nèi)容

正如許多轉(zhuǎn)換器數(shù)據(jù)表所描述的那樣，PGOOD 引腳的功能是在開關輸出達到目標調(diào)節(jié)范圍后指示高電平。例如，當帶有集成開關的 TI降壓穩(wěn)壓器之一的輸出電壓在目標值的 +10% 和 -5% 以內(nèi)時，內(nèi)部比較器會檢測到電源良好狀態(tài)和開漏場效應晶體管（ FET) 關閉，使電源良好信號上升到上拉電壓。如果輸出電壓超出目標值的 +15% 或 -10%，漏極開路 FET 將打開，電源良好信號在短暫的 2ms 延遲后變低。在其他一些情況下，電源良好也會變低（無論輸出電壓如何），例如當使能變低時，以促進電壓鏈系統(tǒng)中的快速關機排序。

PGOOD 引腳的推薦上拉是將其連接到內(nèi)部產(chǎn)生的 VREG 引腳或 BP 引腳。當器件被禁用或未通電時，輸出保持低電平，這有利于在出現(xiàn)任何偏置之前定義電源良好狀態(tài)。一些具有不同輸入/輸出 (I/O) 電壓的用戶更喜歡將 PGOOD 引腳上拉至 3.3V 等外部偏置，這會由于時序而引入一些復雜情況。在提供 VIN/VDD（通常為 12V）之前，沒有任何東西為比較器和“定義”電源良好狀態(tài)的邏輯供電。此時（上電前），漏極開路 FET 的柵極電壓由泄漏決定，更可能關斷而不是導通。將該事實與可能在 VIN/VDD 之前出現(xiàn)的外部上拉電壓相結(jié)合，可能會導致 PGOOD 引腳在其他 PBAD 狀態(tài)期間顯示為高電平。

圖 1 至圖 5 是使用 TPS53315 和 TPS53319 同步降壓轉(zhuǎn)換器由 VREG 上拉的 PGOOD 和由外部電壓上拉的 PGOOD 的示波器截圖。請注意 PGOOD 如何浮升至上拉電壓，即使器件未在調(diào)節(jié)。

TPS53315 是 D-CAP? 模式、具有集成 MOSFET 的 12A 同步開關。它專為易于使用、外部元件數(shù)量少和小封裝電源系統(tǒng)而設計。

該器件具有單軌輸入支持、一個 19mΩ 和一個 7mΩ 集成 MOSFET、精確的 1%、0.6V 基準和集成升壓開關。具有競爭力的特性示例包括：大于 96% 的最大效率、3 V 至 15 V 的寬輸入電壓范圍、極少的外部元件數(shù)量、用于超快速瞬態(tài)的 D-CAP? 模式控制、可選的自動跳過和 PWM 操作、內(nèi)部軟啟動控制，頻率可調(diào)，無需補償。

轉(zhuǎn)換輸入電壓范圍為 3 V 至 15  V，電源電壓范圍為 4.5  V 至 25  V，輸出電壓范圍為 0.6 V 至 5.5 V

圖 1：TPS53315 電源良好無故障

圖 2：TPS53319 電源良好無故障

圖 3：導致 PGOOD 連接到使能的 TPS53315 電源良好毛刺：使能電源先變高，然后是 VDD

圖 4：導致 PGOOD 連接到使能的 TPS53319 電源良好毛刺：使能電源先變高，然后是 VDD

圖 5：TPS53319 電源良好故障導致 PGOOD 上的外部 3.3V 上拉電壓出現(xiàn)在 VDD/VIN 之前

最好通過分壓器使用自衍生電壓，以始終保證 PGOOD 引腳的邏輯狀態(tài)。使用外部常開電壓時，下游邏輯需要額外考慮，以避免在控制器電源 (VDD) 升至 ~1V 之前出現(xiàn)小的電源良好故障。