引言

自然界中，當(dāng)兩個(gè)不同的物體相互摩擦以后，就會(huì)使得 一個(gè)物體失去一些電子帶正電，而另一個(gè)物體得到一些多余的 電子而帶負(fù)電。若在分離這兩個(gè)物體的過程中，電荷難以平衡, 電荷就會(huì)積累使物體帶上靜電。當(dāng)帶有不同靜電電位的物體相 互靠近時(shí)，帶電體周圍的場(chǎng)強(qiáng)超過絕緣介質(zhì)的擊穿場(chǎng)強(qiáng)時(shí)就有 可能造成絕緣擊穿而產(chǎn)生放電現(xiàn)象。在大多數(shù)情況下，靜電 起電與放電是同時(shí)發(fā)生的，而且靜電起電放電是一個(gè)隨機(jī)的動(dòng) 態(tài)過程，在這個(gè)過程中，不僅有靜電能量的傳導(dǎo)輸出，而且有 脈沖電磁場(chǎng)的福射。同時(shí)在放電過程中，放電波形上升沿很陡, 通常在10 ns以內(nèi)很容易產(chǎn)生寬頻帶干擾，影響設(shè)備的正常運(yùn) 行，放電產(chǎn)生的大電流則可能直接造成IC的局部熱損傷或損 壞，最終影響設(shè)備的可靠性。

靜電廣泛存在于自然界中，人體也會(huì)產(chǎn)生靜電，當(dāng)用手觸 摸電子設(shè)備、PCB或者電子元器件時(shí)，常常會(huì)因?yàn)樗查g的靜 電放電而使得元器件或者設(shè)備受到干擾，嚴(yán)重的甚至損壞設(shè) 備或PCB上的元器件。這種現(xiàn)象在春天或者夏天不是很明顯, 由于這兩個(gè)季節(jié)空氣濕度相對(duì)較大，靜電不容易在物體上累 計(jì)。但在冬天就很嚴(yán)重，由于冬季空氣干燥，靜電不容易被 空氣中的水分子釋放掉，所以容易累計(jì)在物體上，冬季人體的 靜電往往會(huì)高達(dá)8 kV以上。因此電路設(shè)計(jì)中必須做靜電放電 (Electro-Static discharge，ESD)防護(hù)措施，以防止因輻射方 式或傳導(dǎo)方式而引入的ESD放電現(xiàn)象，造成因元器件損壞而 導(dǎo)致設(shè)備無法正常工作。

電路設(shè)計(jì)中，ESD問題的解決方法主要有絕緣受干擾電路、隔離受干擾器件、增加受干擾信號(hào)線阻抗、加瞬態(tài)電壓 抑制管(TVS)以及通過阻容吸收電荷等。但是這些解決方 法針對(duì)的ESD現(xiàn)象都比較直觀，通常能將問題具體到某個(gè)點(diǎn), 因此解決也比較容易。當(dāng)遇到的ESD問題牽扯范圍很寬泛(如 ESD導(dǎo)致系統(tǒng)程序跑飛)，則處理ESD工作將會(huì)變得很復(fù)雜, 本文通過降低電源和地平面間阻抗的方法解決該類ESD問題。

1 ESD引起電路板EMC問題的主要方式

在日常生活中，人體常常帶有靜電，當(dāng)用手觸摸電子設(shè)備、 PCB上的電子元器件時(shí)，常常會(huì)因?yàn)樗查g的靜電放電而使元器 件或設(shè)備受到干擾，甚至損壞電子元器件和設(shè)備。通常情況下, 靜電放電過程中，能量會(huì)以傳導(dǎo)輸出和脈沖磁場(chǎng)輻射的方式干 擾電子產(chǎn)品，這兩種干擾方式通常也稱作直接干擾和間接干擾。

1.1直接干擾

直接干擾，又稱為傳導(dǎo)干擾，指靜電放電產(chǎn)生的大電流 直接進(jìn)入電路中，通常情況直接干擾引起的ESD問題都比較 嚴(yán)重，往往會(huì)永久損壞電子設(shè)備。我們都知道，人體產(chǎn)生的靜 電電壓等級(jí)往往會(huì)很高，尤其是在空氣干燥的冬天，一個(gè)集成 電路內(nèi)部是由成千上萬的晶體管構(gòu)成的，如果人在觸摸電路板 時(shí)產(chǎn)生靜電放電，如此高的電壓進(jìn)入到集成電路，就有可能引 起內(nèi)部晶體管的誤動(dòng)作，并且很容易破壞集成電路。當(dāng)前普通 電子元器件的耐壓等級(jí)只有幾十伏，耐電流等級(jí)通常都是毫安 級(jí)，超過這個(gè)等級(jí)就有可能造成電子元件永久損壞。因此電 路設(shè)計(jì)中，ESD干擾是一個(gè)非常重要的問題，是設(shè)計(jì)中必須 要考慮并且解決的問題。

靜電直接干擾的典型例子如圖1所示，DB1為串口通訊 DB9插頭，因?qū)嶋H使用中人手經(jīng)常會(huì)觸碰該插頭，所以該器件 需要做ESD防護(hù)處理。U56為ESD防護(hù)器件，實(shí)驗(yàn)表明，在對(duì)DB1插頭做ESD實(shí)驗(yàn)時(shí)電路板會(huì)出現(xiàn)復(fù)位現(xiàn)象。仔細(xì)分析 后發(fā)現(xiàn)，由于電路板的地平面的覆銅沒有處理好，地平面被分 隔成多塊孤立的銅皮，最終導(dǎo)致地平面阻抗過高。ESD產(chǎn)生 的高電壓瞬間擊穿ESD防護(hù)器件，此時(shí)高達(dá)幾十安培的電流 被注入地平面，由歐姆定理可知地平面電壓不再為0 V，而是 有一定的電壓，該電壓會(huì)影響電源系統(tǒng)，破壞了電源的完整性, 如果電源電壓波動(dòng)范圍達(dá)到MCU復(fù)位芯片的閾值電壓，貝丫電 路板就會(huì)復(fù)位。

靜電放電瞬間產(chǎn)生的電流很大，因此對(duì)電源系統(tǒng)影響也較大）， 一旦在電路板打靜電，瞬間產(chǎn)生的大電流直接或者間接被注 入地平面，使得地平面電壓升高而影響系統(tǒng)的電源完整性。如 系統(tǒng)工作電壓為3.3 V，系統(tǒng)電源抗干擾能力為±0.3 V，也就 是說在3.0~3.6 V情況下，系統(tǒng)都可以正常工作，如果ESD使 得地平面電壓提升了 0.5 V，此時(shí)電路板將不能正常工作。如 圖3所示，PCB板上表面覆銅被孤立成7塊銅皮，這樣的電 路板的地平面阻抗過高，在做ESD實(shí)驗(yàn)時(shí)容易出現(xiàn)問題。

1.2間接方式

間接干擾方式，又稱輻射干擾，當(dāng)靜電放電（尤其是空 氣放電）產(chǎn)生的電火花，會(huì)感應(yīng)出電磁場(chǎng)、電磁場(chǎng)又會(huì)在電 路中感應(yīng)出變化的電場(chǎng)，該電場(chǎng)會(huì)影響電子元件通信或者正常 工作。通常情況下，間接干擾對(duì)電路的影響沒有直接干擾嚴(yán) 重，對(duì)電路元器件的損壞僅僅是瞬時(shí)干擾，一般不會(huì)損壞元件。 但是靜電放電都是在很短的時(shí)間內(nèi)產(chǎn)生了較大的變化電流（幾 百納秒內(nèi)可能產(chǎn)生幾十安的電流），所以在信號(hào)環(huán)路中產(chǎn)生的 噪聲電壓可能會(huì)超過邏輯元件的閾值電壓，引起元器件的誤 觸發(fā)。

輻射干擾的現(xiàn)象也是比較常見的，如圖2所示，為一款 TFT彩屏顯示器，外殼為金屬面板，內(nèi)部的結(jié)構(gòu)是一塊驅(qū)動(dòng) TFT屏的電路板，通過一根FPC軟排線連接到TFT顯示屏上 面。TFT顯示屏、驅(qū)動(dòng)板和FPC軟排線均沒有和外殼連接, 并且和外殼有一定距離。當(dāng)在外殼上面打靜電時(shí)，屏幕會(huì)出現(xiàn) 閃爍、雪花點(diǎn)、顏色失真等現(xiàn)象。

分析后發(fā)現(xiàn)，由于瞬間的靜電放電產(chǎn)生的大電流在一定 區(qū)域范圍內(nèi)會(huì)耦合一個(gè)強(qiáng)磁場(chǎng)，該磁場(chǎng)會(huì)在TFT顯示屏的 RGB信號(hào)線上產(chǎn)生感應(yīng)電壓，該電壓干擾了 TFT屏的RGB 信號(hào)，所以導(dǎo)致TFT屏幕出現(xiàn)雪花點(diǎn)、閃爍等現(xiàn)象。

2電源系統(tǒng)阻抗對(duì)ESD的影響

對(duì)于從事硬件開發(fā)的工程師來說，相信大家設(shè)計(jì)的電路 板在做靜電測(cè)試的時(shí)候一定遇到過以下幾種現(xiàn)象：

因PCB的布局、走線等不合理，使得地平面的銅皮被孤 立成許多塊，并且地平面覆銅時(shí)很少打地孔，最終導(dǎo)致地平面 的阻抗高（文章中講的地平面阻抗高，通常也只有毫歐，但是

通常在設(shè)計(jì)原理圖時(shí)，會(huì)在所有芯片的電源管腳加一個(gè) 去耦電容，容值一般為100 nF，如果設(shè)計(jì)中未加該電容，或 者去耦電容在PCB布局時(shí)，擺放的位置不合理，都會(huì)使得電 路板的電源完整性受到破壞，這種電路板在做ESD實(shí)驗(yàn)時(shí)容 易造成系統(tǒng)死機(jī)、復(fù)位等測(cè)試不通過的現(xiàn)象。

對(duì)于兩層電路板來說，我們要求電源線走線盡量寬，這 有兩個(gè)原因。第一、因銅皮的厚度和寬度決定了該傳輸線最 大通過的電流值，如果走線寬度過小，傳輸?shù)碾娏鞯哪芰?達(dá)不到要求。第二，由于傳輸線越寬，傳輸線的阻抗就越小, 電流經(jīng)過傳輸線產(chǎn)生的壓降就越小。如果電路板電源傳輸線 的寬度過小，將導(dǎo)致電源傳輸線的阻抗過高，電流經(jīng)過傳輸 線上產(chǎn)生的壓降就越大。如果原本電源芯片輸出電壓為3.3 V， 因電源線寬度過小，導(dǎo)致電源芯片輸出到系統(tǒng)的電壓只有3.0 V， 這樣系統(tǒng)在受到靜電干擾時(shí)，更容易出現(xiàn)問題。

2.1降低電源回路阻抗

通常電路板電源系統(tǒng)的阻抗分為交流阻抗和直流阻抗, 交流阻抗分析相對(duì)比較困難，且對(duì)電路板ESD測(cè)試的影響不 大，因此本文重點(diǎn)講述電路板直流阻抗對(duì)ESD測(cè)試的影響。

電路板在做ESD實(shí)驗(yàn)時(shí)，引起ESD問題的原因可能會(huì)很 多，其中大多數(shù)ESD問題的處理方法都較為清楚。但如果因 電源系統(tǒng)阻抗引起的ESD問題解決方法就比較困難。圖4為 電源系統(tǒng)直流阻抗的等效模型，通常情況下，當(dāng)我們對(duì)電路 板做ESD實(shí)驗(yàn)時(shí)，ESD實(shí)驗(yàn)瞬間產(chǎn)生的大電流會(huì)被注入系統(tǒng) （電流可能高達(dá)幾十安培），大電流最終將流到地平面。我們都 知道，地平面有一定的阻抗，大電流流入地平面，將會(huì)在地平 面上產(chǎn)生一個(gè)瞬間電壓&V由歐姆定理得知:

如果電路板的地平面設(shè)計(jì)的不好，阻抗有可能會(huì)比較高, 那么靜電在地平面引起的波動(dòng)電壓AV將會(huì)比較大，一旦該電 壓值超過一定范圍就會(huì)影響系統(tǒng)的電源完整性，進(jìn)而有可能引 起電路板的CPU復(fù)位或者死機(jī)現(xiàn)象。嚴(yán)重時(shí)，地平面電壓提 升過高，會(huì)導(dǎo)致系統(tǒng)芯片燒壞。

圖4中的R1為電源平面的阻抗，很多時(shí)候電路板可能都 沒有獨(dú)立的電源層，電源的傳輸需通過傳輸線，如果傳輸線 的阻抗太高，電流在該傳輸線上傳輸時(shí)所產(chǎn)生的壓降將會(huì)升 高，最終輸出給系統(tǒng)的電壓等級(jí)有可能偏低。一旦電源系統(tǒng)受 ESD干擾時(shí)，系統(tǒng)可能會(huì)更容易出現(xiàn)故障。

圖4電源系統(tǒng)直流阻抗等效模型

2.2降低電源系統(tǒng)阻抗的方法

上文列舉的幾種電路板的ESD測(cè)試問題，都是因電源系 統(tǒng)直流阻抗過高所導(dǎo)致，因此在電路板設(shè)計(jì)過程中，應(yīng)盡量 降低電路板的電源系統(tǒng)的直流阻抗。下文是幾種常用降低電 源系統(tǒng)直流阻抗的方法。

2.2.1調(diào)整PCB布局和有獨(dú)立地平面，從而降低電源系統(tǒng)地平面 阻抗

降低PCB地平面阻抗最有效的辦法就是有完整的地平面 做參考，也就是說如果條件允許,PCB最好設(shè)計(jì)成多層電路板, 有獨(dú)立的地平面做參考,這樣PCB地平面的阻抗將最小。通常, 產(chǎn)品開發(fā)對(duì)成本的要求是很嚴(yán)格的，所以很多PCB都只能設(shè) 計(jì)成兩層板，這就導(dǎo)致PCB沒有完整的地平面做參考。此時(shí) 只有上下兩個(gè)表面可以覆銅，而且一旦走線太多的話，地平面 覆的銅很有可能就被孤立開，出現(xiàn)圖3所示的情況。

針對(duì)兩層PCB,為了降低地平面阻抗，布局時(shí)盡量將元 器件擺放的緊湊，走線要保證上下面相互十字交叉，這樣的話, 表面的銅就很難再被孤立。

2.2.2 PCB地平面多打接地過孔，降低地平面阻抗

當(dāng)因成本限制，PCB不能設(shè)計(jì)成多層電路板時(shí)，此時(shí)地 平面空閑區(qū)域應(yīng)盡可能多的打一些接地孔，使得上下面銅皮接 觸面積增大，這樣地平面的阻抗將會(huì)減小。不過，地平面的 阻抗主要由地平面內(nèi)阻和地平面過孔的寄生電感組成。我們 在地平面上打地孔的目的是為了降低地平面內(nèi)阻，但是一旦有 了地孔，又會(huì)在地平面上引入寄生電感。我們都知道，電感在 遇到突變電流時(shí)也會(huì)產(chǎn)生瞬間感應(yīng)電壓AV,如式（2）所示：

di是在dt時(shí)間變化內(nèi)產(chǎn)生的突變電流，由式（2）得知, 在對(duì)電路板做ESD實(shí)驗(yàn)時(shí)，寄生電感值越大，瞬間感應(yīng)電壓 將越高，ESD測(cè)試對(duì)電路板電源系統(tǒng)的影響將越嚴(yán)重。因此 在降低地平面阻抗的同時(shí)，也得考慮降低地平面的寄生電感。

圖6 PCB地平面多打接地過孔

圖6紅框中的過孔為接地孔，由圖知，這些過孔在電氣 結(jié)構(gòu)上是相互并聯(lián)的，電感并聯(lián)計(jì)算如式（3）所示：

因此接地孔越多，最終過孔總的寄生電感值將會(huì)越小， 地平面因寄生電感產(chǎn)生的感應(yīng)電壓AV也會(huì)越低。

2.2.3增加電源傳輸線面積，降低電源傳輸線阻抗

如果產(chǎn)品設(shè)計(jì)對(duì)成本要求不是很嚴(yán)格，建議在設(shè)計(jì)電路 板時(shí)最好有獨(dú)立的電源層，這樣可以有效降低電源傳輸過程中 所產(chǎn)生的電壓跌落?？赡苁艹杀鞠拗疲芏嗲闆r下電路板的設(shè) 計(jì)都沒有完整的電源平面層，因此供給系統(tǒng)的電源一般通過 傳輸線傳輸。一旦傳輸線寬度過窄，傳輸線的阻抗將會(huì)增大， 電流經(jīng)過傳輸線時(shí)產(chǎn)生的壓降就會(huì)增大，最終電源輸出到系統(tǒng) 的電壓降低，可能使得系統(tǒng)電源長(zhǎng)期處于欠壓狀態(tài)，最終導(dǎo) 致系統(tǒng)抗靜電的等級(jí)降低。對(duì)一些對(duì)電壓精度要求很高的芯片 來說，如AD采樣芯片，該問題會(huì)影響其模擬量轉(zhuǎn)換精度。

4結(jié)語

靜電放電現(xiàn)象廣泛存在于自然界中，電子元器件因容易 受到靜電影響而出現(xiàn)工作異常，嚴(yán)重時(shí)甚至造成元件永久損壞。 所以我們?cè)陔娮赢a(chǎn)品設(shè)計(jì)時(shí)，一定要做好靜電防護(hù)工作。當(dāng)前 針對(duì)絕大多數(shù)靜電干擾現(xiàn)象的技術(shù)已經(jīng)比較成熟，如靜電擊 穿電路板上元器件的管腳，設(shè)計(jì)人員都知道在被擊穿管腳加 TVS做防護(hù)，再比如靜電放電產(chǎn)生的大電流在電路板周邊耦 合了一個(gè)強(qiáng)磁場(chǎng)，該磁場(chǎng)在通訊線上又耦合了電場(chǎng)，導(dǎo)致通訊 出現(xiàn)了異常，這種情況只需要將通訊線換為屏蔽線即可。

可以總結(jié)，靜電干擾問題只要現(xiàn)象明確，一般解決辦法 都比較容易。但有時(shí)設(shè)計(jì)人員也會(huì)遇到一些很難處理的ESD 問題，這種ESD干擾的現(xiàn)象引起的原因太寬泛，沒有針對(duì)性，如靜電干擾導(dǎo)致系統(tǒng)CPU復(fù)位，CPU程序跑飛，或者導(dǎo)致系 統(tǒng)死機(jī)等現(xiàn)象，這些現(xiàn)象很多情況下是因電源系統(tǒng)阻抗過高 導(dǎo)致系統(tǒng)的抗靜電能力下降所致。本文重點(diǎn)講述如何通過降 低電源系統(tǒng)阻抗，進(jìn)而提高產(chǎn)品ESD性能。

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