在之前的文章，我們已經了解了 ADC 的電源抑制比 (PSRR) 和前級功率級的 PSRR 要求，以確保噪聲最小。在進一步分析電源之前，我們需要了解電源噪聲對 ADC 的影響。
在本文中，我們將研究 ADC 電源的熱噪聲和閃爍噪聲要求，并得出其最低要求，以確保出色的信噪比 (SNR)。
給定 ADC 的 SNR，我們可以使用公式 1 計算均方根 (RMS) 輸入參考噪聲：
在哪里：
V Noise是輸入參考電壓噪聲
SNR 是以 dB 為單位的信噪比
V Fullscale是所考慮的 ADC 的滿量程
噪聲的來源并不像它所指的帶寬那么重要，因此考慮到 ADC 模擬帶寬 (ABW) 可以建模為一階巴特沃斯濾波器，噪聲功率帶寬 (NPBW) 可以表示為等式2：
請注意，這種方法雖然從完整模擬帶寬的角度來看是準確的，但從使用 ADC 來看是不正確的。使用 ADC 時，您將始終在其中一個 Nyquist 頻帶中運行，通常是從 DC 到開關頻率的一半 ( ) 的第一個 Nyquist 頻帶，因此噪聲將始終折疊在帶寬頻帶中。
然后我們可以使用公式 3 計算噪聲密度：
其中 F S是 ADC 時鐘
舉個例子，讓我們從一個理想的 ADC 開始，噪聲只是由量化引起的。SNR 可以表示為公式 4。
其中 n 是位數(shù)。
將自己限制在量化噪聲范圍內，我們可以為理想的 ADC 電源制定更壞情況的要求，并為我們提供參考。
表 1 反映了使用公式 1、3 和 4 計算各種理想 ADC 的 SNR 和輸入參考輸入電壓噪聲密度。
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V滿量程= 2Vpp |
給定 F S /2 帶寬的輸入參考噪聲密度 |
|||||||||
|
# 位 |
信噪比 |
1kHz (nV/√Hz) |
10kHz (nV/√Hz) |
100kHz (nV/√Hz) |
500kHz (nV/√Hz) |
1MHz (nV/√Hz) |
5MHz (nV/√Hz) |
10MHz (nV/√Hz) |
50MHz (nV/√Hz) |
100MHz (nV/√Hz) |
|
8 |
50 |
|
|
|
4472.1 |
3162.3 |
1414.2 |
1000.0 |
447.2 |
316.2 |
|
10 |
62.06 |
|
7888.6 |
2494.6 |
1115.6 |
788.9 |
352.8 |
249.5 |
111.6 |
78.9 |
|
12 |
74.12 |
6223.0 |
1967.9 |
622.3 |
278.3 |
196.8 |
88.0 |
62.2 |
27.8 |
19.7 |
|
14 |
86.18 |
1552.4 |
490.9 |
155.2 |
69.4 |
49.1 |
22.0 |
15.5 |
6.9 |
4.9 |
|
16 |
98.24 |
387.3 |
122.5 |
38.7 |
17.3 |
12.2 |
5.5 |
3.9 |
1.7 |
1.2 |
|
18 |
110.3 |
96.6 |
30.5 |
9.7 |
4.3 |
3.1 |
|
|
|
|
|
20 |
122.36 |
24.1 |
7.6 |
2.41 |
|
|
|
|
|
|
|
22 |
134.42 |
6.0 |
1.9 |
|
|
|
|
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|
表 1：第一奈奎斯特頻帶中理想 ADC 的等效輸入參考電壓噪聲密度
在表 1 的左側，我們在第一列中考慮了理想 ADC 的位數(shù)。在第 2列中，我們得到了理想 ADC 的 SNR。這直接來自等式 4。隨后的每一列對應于第 2 行中以奈奎斯特頻率為參考的 ADC 等效輸入噪聲。
有了電壓噪聲密度，我們就可以計算電源對信號鏈信號貢獻的噪聲。
再次以ADC3444為例，我們之前確定模擬電源是最敏感的，最小的最壞情況 PSRR 為 16dB。
下一步是確定允許的電源噪聲，首先使用具有 0dB PSRR 的 ADC 來計算最壞情況。在本節(jié)中，讓我們考慮幾個 LDO，噪聲分別為 100μV RMS、50 μV RMS、20 μV RMS、10 μV RMS和 5 μV RMS。這些數(shù)字大約對應于沒有噪聲規(guī)格的 TI DC-DC 轉換器或 LDO (100 μV RMS );TPS737 LDO(50μV RMS);TPS7A?8101;_ TPS74x LDO 系列(20μV RMS);TPS717 LDO (10 μV RMS ) 和TPS7A83、LP5907、TPS7A47 LDO(5 μV RMS)。
噪聲(或在本例中為電壓噪聲密度)以 RMS 方式添加，如公式 5 所示。
在 PSRR 為 0dB 的情況下，將電源的噪聲積分帶寬設置為 10Hz 至 100kHz 時，表 1 可以重寫為表 2：。
V滿量程= 2Vpp噪聲密度選擇電源噪聲的總噪聲
|
V滿量程= 2Vpp |
噪聲密度 |
選擇電源噪聲的總噪聲 |
||||
|
# 位 |
50MHz (nV/√Hz) |
5μV RMS (nV/√Hz) |
10μV有效值(nV/√Hz) |
20μV RMS (nV/√Hz) |
50μV RMS (nV/√Hz) |
100μV有效值(nV/√Hz) |
|
8 |
316.2 |
316.6 |
317.8 |
322.5 |
353.6 |
447.2 |
|
10 |
78.9 |
80.5 |
85.0 |
101.1 |
176.7 |
325.9 |
|
12 |
19.7 |
25.2 |
37.2 |
66.2 |
159.3 |
316.9 |
|
14 |
4.9 |
16.6 |
32.0 |
63.4 |
158.2 |
316.3 |
|
16 |
1.2 |
15.9 |
31.6 |
63.3 |
158.1 |
316.2 |
表 2：50MHz 奈奎斯特帶寬的組合 ADC 和電源噪聲
在表 2 中，我們從表 1 中選擇了 50MHz 奈奎斯特頻段，如第 2 列所示，并保留第一列作為 ADC 位數(shù)?，F(xiàn)在，每個附加列都包含第 2 行中提到的 ADC 和噪聲電源的結果。
在表 3 中，我們更進一步，將表 2 中的結果表示回一個 SNR 數(shù)字，其中包括 ADC 噪聲和電源噪聲。
現(xiàn)在我們可以輕松地將組合 SNR 轉換為標稱 SNR。對于理想的 8 位 ADC，50μV RMS LDO 就足夠了。TPS7A81 或 TPS717 LDO 將是這里的完美搭配。請記住，上面提供的噪聲數(shù)只是輸出電壓的一個系數(shù)，可以表示為 μV RMS /V OUT。因此，對于 3.3V 的輸出電壓，需要更低噪聲的 LDO。
高位數(shù) ADC 對電源的要求更加嚴格。
|
滿量程 = 2Vpp |
噪聲密度 |
選擇電源噪聲的總噪聲 |
|
|
||
|
# 位 |
50MHz 基帶的信噪比 (dB) |
5μV有效值 （D b） |
10μV有效值 （D b） |
20μV有效值 （D b） |
50μV有效值 （D b） |
100μV有效值 （D b） |
|
8 |
50.0 |
49.99 |
49.96 |
49.83 |
49.03 |
46.99 |
|
10 |
62.1 |
61.9 |
61.4 |
59.9 |
55.1 |
49.7 |
|
12 |
74.1 |
72.0 |
68.6 |
63.6 |
56.0 |
50.0 |
|
14 |
86.2 |
75.6 |
69.9 |
64.0 |
56.0 |
50.0 |
|
16 |
98.2 |
76.0 |
70.0 |
64.0 |
56.0 |
50.0 |
表 3：包含 50MHz 基帶電源噪聲的等效 ADC SNR
對我們來說幸運的是，ADC 也有一些 PSR，需要在選擇組件時加以考慮。
ADC3444 AVDD 有兩條 PSR 曲線，一條在 DC附近，PSR 高，一條在信號音附近，要低得多。對于ADC3444的 AVDD ，電源噪聲有兩種進入模式以降低 ADC SNR。這兩種模式的主要術語是信號音周圍的噪聲，因為它將是被 28dB 標稱 PSR 衰減的電源噪聲的兩倍。
DC 附近的項沒有任何乘法系數(shù)，PSR 為 50dB。
這將我們引向表 4a 和 4b：
ADC 輸入參考噪聲密度20.2 nV/rtHz(73.9dB 信噪比)
ADC 最差情況 PSRR (dB)50分貝
電源噪音組合噪聲 (nV/√Hz)綜合信噪比 (dBFS)
5μV有效值20.273.9
10μV有效值20.173.9
20μV有效值20.273.9
50μV有效值20.273.9
100μV有效值20.273.9
表 4a：電源在 DC 周圍增加的噪聲
ADC 輸入參考噪聲密度20.2 nV/rtHz(73.9dB 信噪比)
ADC 最差情況 PSRR (dB)28分貝
電源噪音組合噪聲 (nV/√Hz)綜合信噪比 (dBFS)
5μV有效值20.273.9
10μV有效值20.273.9
20μV有效值20.473.8
50μV有效值21.273.5
100μV有效值23.872.5
表 4b：電源在信號音周圍添加的噪聲
總而言之，電源閃爍噪聲會顯著降低 ADC 的性能，因此需要仔細選擇 LDO。就ADC3444 而言，總電源噪聲不應超過 20μV RMS，以盡量減少對 ADC SNR 規(guī)格的影響。
這在此處通過高速流水線轉換器進行了演示，但它也適用于所有 ADC、Delta-Sigma 和 SAR 架構。
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