為網(wǎng)絡應用設計 ASIC 面臨著獨特的挑戰(zhàn)。一是這些設備的帶寬和延遲性能測試比其他類型的 IC 所需的仿真周期要長得多。當然，擴展模擬會減慢整個設計過程。為了解決這些問題和其他問題，思科工程師采用了將仿真與仿真相結合的做法，以改進和加速驗證過程。

過去，思科會為每個新 IC 尋求獨特的驗證機制。為了節(jié)省精力和時間，該公司與其工具供應商 Mentor Graphics 合作，將可應用于多種設計的方法標準化。

“轉向現(xiàn)成的仿真產(chǎn)品是有益的，尤其是大型芯片和系統(tǒng)的推出，”思科系統(tǒng)公司核心 ASIC 集團的驗證經(jīng)理 Afzal Malik 說。Malik 參與了用于企業(yè)和園區(qū)交換網(wǎng)絡的專用集成電路 (ASIC) 系列的仿真，即 Catalyst 9000 系列，它是思科最成功的產(chǎn)品線之一。

Malik 的小組使用仿真來解決難以發(fā)現(xiàn)的深循環(huán)錯誤。如果沒有仿真，這些類型的錯誤最終會在芯片中實現(xiàn)，而修復它們的成本非常高。該小組設定的目標是通過仿真檢測所有錯誤，通過在流片前結合形式驗證仿真和硬件仿真來達到 100% 的覆蓋率。實現(xiàn)這些目標將縮短上市時間。

挑戰(zhàn)僅始于帶寬和延遲性能測試，這些測試使得模擬運行時間如此長。由于過多的構建和運行時間，復雜系統(tǒng)中的多芯片交互難以在仿真中進行測試。隨著接口的不斷發(fā)展，設計驗證小組會花時間開發(fā)驅動程序和監(jiān)視器。一些網(wǎng)絡協(xié)議，例如 PTP 1588 和鏈路暫停和優(yōu)先流控制 (PFC)，是模擬密集型的，運行時間很長才能達到穩(wěn)定狀態(tài)。

網(wǎng)絡 ASIC 通常是大型設計，這意味著代碼覆蓋和功能覆蓋需要更多時間。此外，最新網(wǎng)絡標準的驗證需要增強測試臺組件。最后一個挑戰(zhàn)是硬件/軟件協(xié)同驗證，它涉及在流片之前在硬件上運行實際軟件。

Malik 指出，仿真對于塊級驗證和基本集成測試是不可替代的，但隨著設計尺寸的增加，仿真性能會下降，尤其是在使用多個 ASIC 的系統(tǒng)上。為了克服挑戰(zhàn)，模擬是不夠的。

有一些與驗證過程相關的術語應該在這里定義。后門初始化和前門初始化是指如何從內存中加載或提取內容。前門流程意味著設計本身用于將數(shù)據(jù)移入和移出內存。后門流程是測試平臺或軟件在不使用設計的情況下將數(shù)據(jù)移入和移出內存的一種方式。測試工程師經(jīng)常想要預加載內存內容，或者在測試運行結束或中途從內存中提取數(shù)據(jù)，而后門訪問通常用于這種類型的內存加載或提取。

Malik 報告說，他的團隊在 90% 以上的測試中使用了后門初始化模擬。仿真并不是前門驗證的理想解決方案。當軟件配置 ASIC 并運行生產(chǎn)軟件時，前門初始化成為一項要求。

為了應對這些挑戰(zhàn)，思科的設計驗證工程師為此 ASIC 設計引入了 Mentor Graphics 的 Veloce2 仿真器。仿真的運行速度是仿真的千倍，并且其運行時性能不會隨著設計尺寸的增加而降低。

與 FPGA 系統(tǒng)不同，基于 Veloce 的仿真環(huán)境提供完整的調試可見性。編譯和運行步驟與仿真類似，使用簡單。例如，大量的驗證組件，特別是記分牌、檢查器和功能覆蓋點，可以在仿真中重復使用，Malik 指出。

該小組使用模擬進行設計啟動。Malik 肯定，即使是仿真中的多單元級驗證也是在芯片級獲得前幾個數(shù)據(jù)包的良好開端。

除了幫助發(fā)現(xiàn)在其他情況下檢測起來很費時間的深循環(huán)錯誤之外，仿真還有助于執(zhí)行真實軟件、在芯片上運行性能測試以及系統(tǒng)級驗證。仿真對于線速測試、流量控制和互聯(lián)網(wǎng)混合 (IMIX) 測試也很方便。暫停測試、數(shù)據(jù)路徑測試和負載平衡在仿真中高效執(zhí)行。

軟件和硬件團隊都使用思科的 ASIC 驗證環(huán)境。虛擬 PCIe 接口(左)通常供軟件團隊在通過標準 PCIe 接口與交換 ASIC 通信的控制平面上啟動其操作系統(tǒng)或內核。從軟件的角度來看，軟件團隊就像在使用 ASIC 一樣運作。但是，設計本身在模擬器中。