臺積電在芯片制程上不斷向前發(fā)展，7nm、5nm工藝對臺積電而言，已經(jīng)成為小兒科，4nm芯片的產(chǎn)能也在不斷提升中。根據(jù)臺積電方面發(fā)布的消息可知，3nm芯片將會如期量產(chǎn)，預(yù)計上市時間為今年第四季度。臺積電等想要生產(chǎn)制造1nm芯片，就需要用到大量的鉍，這意味臺積電1nm芯片這次要看我們了。言外之意，如果我們不提供鉍這種稀少的原材料，臺積電等1nm芯片可能就無法生產(chǎn)制造，或者是無法大量生產(chǎn)，除非其換另外一條研發(fā)路線，但這種可能性非常小。

在 VLSI 2021 上，imec 推出了 forksheet 器件架構(gòu)，以將納米片晶體管系列的可擴展性擴展到 1nm 甚至更領(lǐng)先的邏輯節(jié)點。在forksheet器件中，由于減小了 n 型和 p 型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的環(huán)柵納米片器件。這有利于晶體管的驅(qū)動電流(或直流性能)。此外，更小的n-to-p間距可以進(jìn)一步降低標(biāo)準(zhǔn)單元高度，逐步將標(biāo)準(zhǔn)單元推向4T軌道高度設(shè)計，這意味著4條單元內(nèi)金屬線適合標(biāo)準(zhǔn)單元高度范圍。

但是對于 4T cell設(shè)計和 16nm 的金屬間距，即使叉板變得太窄，也難以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 論文中強調(diào)了這一挑戰(zhàn)。這就是互補 FET 或 CFET 可以提供緩解的地方。因為在 CFET 架構(gòu)中，n 和 pMOS 器件相互堆疊，從而進(jìn)一步最大化有效溝道寬度。

Julien Ryckaert：“在 CFET 架構(gòu)中，n 型和 pMOS 器件相互堆疊。堆疊從單元高度考慮中消除了 np 間距，允許進(jìn)一步最大化有效溝道寬度，從而進(jìn)一步最大化驅(qū)動電流。我們還可以使用由此產(chǎn)生的面積增益將軌道高度推至 4T 及以下?！?

該突破主要體現(xiàn)在材料方面，使用半金屬鉍(Bi)作為二維(2D)材料的接觸電極，可以大大降低電阻并增加電流。這可以實現(xiàn)接近現(xiàn)有半導(dǎo)體尺寸物理限制的能源效率。該消息是在IBM早些時候宣布其2nm芯片之后發(fā)布的。

每一種新的工藝技術(shù)都會帶來新的挑戰(zhàn)，在這種情況下，關(guān)鍵挑戰(zhàn)是找到合適的晶體管結(jié)構(gòu)和材料。同時，為晶體管供電的晶體管觸點對其性能至關(guān)重要。半導(dǎo)體工藝技術(shù)的進(jìn)一步小型化增加了接觸電阻，從而限制了它們的性能。因此，芯片制造商需要找到一種電阻非常低、可以傳輸大電流并且可以用于量產(chǎn)的觸點材料。使用半金屬鉍作為晶體管的接觸電極可以大大降低電阻并增加電流。目前，臺積電使用鎢互連晶體管，而英特爾使用鈷互連。兩者都有其優(yōu)點，并且都需要特定的設(shè)備和工具。

為了使用半金屬鉍作為晶體管的接觸電極，研究人員不得不使用氦離子束 (HIB) 光刻系統(tǒng)并設(shè)計一種“簡單的沉積工藝”。這種工藝僅用于研發(fā)生產(chǎn)線，因此還沒有完全準(zhǔn)備好進(jìn)行大規(guī)模生產(chǎn)。按照摩爾定律，每18個月芯片的晶圓管密度就會提升1倍，從而性能翻倍。

過去的這幾十年間，芯片制程其實差不多是按照摩爾定律走的，直到進(jìn)入7nm后，基本上就無法按照這個定律走了，比如5nm、3nm的演進(jìn)就慢了很多，所以很多人稱現(xiàn)在摩爾定律已死。不過近日，IMEC(比利時微電子中心)還是展示了一張最新的芯片制造發(fā)展路線圖，一路看到了2036年的0.2nm工藝，表示接下來芯片制造還是會按照摩爾定律走下去。

如下圖所示的這個演進(jìn)路徑，2022年實現(xiàn)N3也就是3nm，2024年到2nm，2026年到A14也就是1.4nm，2028年到1nm，并且還會演進(jìn)，到2036年是直接達(dá)到0.2nm。

同時在晶圓管技術(shù)上，也有技術(shù)演進(jìn)，目前是FinFET，而到2nm時會換成GAAFET，再到0.5nm時，會換成CFET技術(shù)。不過，大家看看我在上圖標(biāo)的綠色框，這里指的是MP金屬柵極距，這是真正代表晶體管密度，也就是工藝指標(biāo)的參數(shù)。它在1nm之前還是在不斷變小的，直到1nm工藝時，為16nm，但接下來不管工藝怎么先進(jìn)，其參數(shù)一直處于16-12nm間了。意思就是晶體管密度其實不再怎么變化了，不管你是1nm，還是0.5nm，或者0.2nm，這個MP金屬柵極距基本不變了。

事實上，之前已經(jīng)有科學(xué)家表示，當(dāng)芯片工藝在1nm之后，量子隧穿效應(yīng)有可能會讓半導(dǎo)體失效，估計這也是為什么1nm后，這個MP金屬柵極距不變了，因為不可能再變小了。

如果芯片一直突破1nm之后，之后的出路在哪兒，是否會往更小發(fā)展?不一定，其實就現(xiàn)在也不是所有芯片都最求最小線寬的。比如電源功率芯片采用SIC，氮化鎵等三代半導(dǎo)體，做高頻器件。未來芯片會更多樣，性能要求也會更多樣。軟硬一體化的設(shè)計也會更多地出現(xiàn)。比如，會計的電腦更多考慮整數(shù)運算，科學(xué)計算或者工程運算啥的，需要更高的浮點運算精度，游戲和三維設(shè)計更加考驗圖形計算能力，AI訓(xùn)練對算力的要求也更不同。

另外IOT設(shè)備，對算力要求不高，更多對通信，功耗，價格敏感。隨著市場規(guī)模的擴大，每一個細(xì)分市場都會更加專業(yè)。比如手機soc，在工藝不能提升的情況下，可能就會有拍照soc和游戲soc的區(qū)分。拍照soc可能ISP做得特別大，對應(yīng)手機攝像頭會更高級，游戲soc會把GPU做得更大。然后，工藝不能提升，軟件其實還有很大提升空間。比如安卓的虛擬機優(yōu)化，Linux內(nèi)核優(yōu)化。甚至以前基本很難實現(xiàn)的指令集優(yōu)化，在摩爾定律停滯后會逐漸出現(xiàn)解決方案。

不斷提高半導(dǎo)體的制程技術(shù)，基于兩個因素：1、單位面積容納更多的晶體管，2、容納更多的晶體管，制程越高，芯片的散性就越好。實際上在7nm以前，還有一個因素，就是性價比的問題，但是由于新制程研發(fā)和生產(chǎn)投入越來越大，提高新制程越來越不具備性價比。半導(dǎo)體制程達(dá)到5nm時，其實已經(jīng)接近硅基材料的極限，再上一步，到達(dá)3nm，我個人認(rèn)為投入巨資研發(fā)代價是非常巨大的，生產(chǎn)出來的芯片，還具不具備市場推廣價值都很值得懷疑。