國芯科技9月20日在互動平臺回答投資者提問時表示，公司在積極布局Chiplet技術(shù)。NationalChip總部位于杭州。公司專注于數(shù)字電視及物聯(lián)網(wǎng)人工智能領(lǐng)域的芯片設(shè)計和系統(tǒng)方案開發(fā)。公司開發(fā)的數(shù)字電視芯片產(chǎn)品已遍布全球，是全球領(lǐng)先的機頂盒芯片供應(yīng)商。同時公司深耕人工智能領(lǐng)域，率先推出多款面向物聯(lián)網(wǎng)的人工智能芯片，覆蓋家庭、車載和穿戴場景，擁有自主研發(fā)的神經(jīng)網(wǎng)絡(luò)處理器、指令集及編譯器等核心技術(shù)。

在全球半導體產(chǎn)業(yè)發(fā)展歷程中，隨著芯片設(shè)計復(fù)雜程度不斷提升，研發(fā)費用逐步升高，同時伴隨著芯片種類的愈加豐富，衍生出的集成電路、邏輯或單元布局設(shè)計的具有特定功能、可重復(fù)使用的電路模塊——半導體IP逐漸與EDA并列成為支撐芯片設(shè)計的最重要的上游核心技術(shù)。簡化IC設(shè)計流程的IP復(fù)用理念極大地推動了芯片設(shè)計產(chǎn)業(yè)的繁榮。

“摩爾定律放緩和對高性能計算的追求正在引領(lǐng)先進封裝時代的到來，這必將帶來對于像芯和半導體先進封裝仿真EDA解決方案的迫切需求，”Chipletz?CEO?Bryan?Black?評論道，“芯和半導體及其?Metis?電磁場仿真工具在仿真效率和內(nèi)存消耗方面提供了業(yè)界前所未有的性能優(yōu)勢，幫助我們順利應(yīng)對信號和電源完整性分析方面的獨特挑戰(zhàn)。”

“Chipletz?公司的Smart?Substrate??產(chǎn)品將成為2.5D/3DIC先進封裝的開發(fā)工程師工具包中的一個強有力補充，”芯和半導體CEO凌峰博士說，?“Smart?Substrate??能在一個封裝體內(nèi)實現(xiàn)來自不同供應(yīng)商的多個不同芯片的異構(gòu)集成，這對于?AI?工作負載、沉浸式消費者體驗和高性能計算市場尤其重要。芯和半導體很高興能夠在這項先進封裝技術(shù)的交付中發(fā)揮作用?！?

隨著芯片工藝不斷演進，硅的工藝發(fā)展趨近于其物理瓶頸，晶體管再變小變得愈加困難，摩爾定律放緩，但是算力和存儲的需求爆發(fā)，傳統(tǒng)方式推進芯片性能很難維持產(chǎn)業(yè)的持續(xù)發(fā)展，行業(yè)進入后摩爾時代。

當前IC技術(shù)瓶頸與業(yè)務(wù)需求的主要矛盾在于：單位算力與數(shù)據(jù)量增速的矛盾：人工智能、大數(shù)據(jù)、5G 等技術(shù)發(fā)展，使數(shù)據(jù)量呈指數(shù)級增加，而單位算力的增速卻愈發(fā)遲緩。性能和功耗比提升的矛盾：芯片性能的提升會伴隨著功耗的大幅增長，從而導致應(yīng)用場景碎片化，無法攤薄芯片成本。研發(fā)成本和交付周期增加：隨著先進制程的進步，芯片制造成本與研發(fā)投入也大大增加。目前，5nm芯片的研發(fā)費用已經(jīng)超過5億美元 ，3nm的研發(fā)費用預(yù)期將超過15億美元。

與傳統(tǒng)SoC方案相比，Chiplet可以將采用不同制程的芯粒匯集在一起，且由于芯粒可重復(fù)使用，設(shè)計靈活，能加快芯片設(shè)計公司的設(shè)計周期、降低設(shè)計成本，且大幅提高芯片性能。

Chiplet也被視為革新半導體產(chǎn)業(yè)生態(tài)的機會，被看作如同半導體產(chǎn)業(yè)從IDM走向設(shè)計-制造-封裝產(chǎn)業(yè)變革一樣重要的機遇。而對于受限于先進工藝高生產(chǎn)成本、設(shè)計難度、生產(chǎn)限制的企業(yè)而言，Chiplet也成為公司追求芯片更高性能的工具。

在集成電路早期發(fā)展中，技術(shù)進步的主要驅(qū)動力是依靠尺寸微縮。所謂摩爾定律是指，集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個月到24個月便會增加一倍。換言之，處理器的性能大約每兩年翻一倍，同時價格下降為之前的一半。

從1971年到2003年，在尺寸微縮占主導的時代，集成電路經(jīng)歷了11代技術(shù)更新，尺寸實現(xiàn)從10微米到130納米的突破，晶體管的數(shù)量從2300增加到5.92億，但單個CPU的面積幾乎沒有增加，工藝的進步可以給集成電路帶來很大的性能提升。在尺寸微縮的最好時期，一代技術(shù)可以為計算機帶來50%以上性能的提升，大大促進個人電腦和服務(wù)器的發(fā)展。