以下內(nèi)容中，小編將對集成電路" target="_blank">模擬集成電路的相關(guān)內(nèi)容進(jìn)行著重介紹和闡述，希望本文能幫您增進(jìn)對模擬集成電路的了解，和小編一起來看看吧。

一、模擬集成電路及其構(gòu)成

模擬集成電路主要是指由電容、電阻、晶體管等組成的模擬電路集成在一起用來處理模擬信號的集成電路。有許多的模擬集成電路，如運(yùn)算放大器、模擬乘法器、鎖相環(huán)、電源管理芯片等。模擬集成電路的主要構(gòu)成電路有：放大器、濾波器、反饋電路、基準(zhǔn)源電路、開關(guān)電容電路等。

模擬集成電路主要是指由電容、電阻、晶體管等組成的模擬電路集成在一起用來處理模擬信號的集成電路。有許多的模擬集成電路，如運(yùn)算放大器、模擬乘法器、鎖相環(huán)、電源管理芯片等。模擬集成電路的主要構(gòu)成電路有：放大器、濾波器、反饋電路、基準(zhǔn)源電路、開關(guān)電容電路等。模擬集成電路設(shè)計(jì)主要是通過有經(jīng)驗(yàn)的設(shè)計(jì)師進(jìn)行手動的電路調(diào)試，模擬而得到，與此相對應(yīng)的數(shù)字集成電路設(shè)計(jì)大部分是通過使用硬件描述語言在EDA軟件的控制下自動的綜合產(chǎn)生。

1958年,杰克·基爾比在鍺材料上用5個元件實(shí)現(xiàn)了一個簡單的振蕩器電路，成為世界上第一塊集成電路。這一發(fā)明揭開了20世紀(jì)信息革命的序幕，標(biāo)志著電子時(shí)代的到來。隨著以計(jì)算機(jī)和通信技術(shù)為代表的高科技產(chǎn)品在國防科技、工業(yè)生產(chǎn)和日常生活中越來越廣泛的應(yīng)用，以集成電路為代表的微電子產(chǎn)業(yè)也進(jìn)入了一個前所未有的發(fā)展階段。

集成電路(簡稱IC)按其功能、結(jié)構(gòu)的不同，可以分為數(shù)字IC和模擬IC兩大類。數(shù)字IC用來產(chǎn)生、放大和處理各種數(shù)字信號(指在時(shí)間和幅度上離散變化的信號。例如VCD、DVD重放的音頻信號和視頻信號)的電路。模擬IC是用來產(chǎn)生、放大和處理各種模擬信號(指幅度隨時(shí)間連續(xù)變化的信號)的電路，是微電子技術(shù)的核心技術(shù)之一，能對電壓或電流等模擬量進(jìn)行采集、放大、比較、轉(zhuǎn)換和調(diào)制。

二、模擬集成電路設(shè)計(jì)過程

1、模擬ICVS數(shù)字IC

首先模擬IC設(shè)計(jì)與數(shù)字IC設(shè)計(jì)上有很大的不同。數(shù)字IC的設(shè)計(jì)大多是在抽象的層次上完成的，這些層次的系統(tǒng)和過程決定了門/晶體管級的布局和走線的細(xì)節(jié)，而模擬IC的設(shè)計(jì)通常涉及到每個電路更多的個性化焦點(diǎn)，甚至是每個晶體管的尺寸和細(xì)節(jié)。

此外，許多制造工藝主要是針對具有模擬功能的數(shù)字IC開發(fā)的，這就要求模擬IC設(shè)計(jì)人員應(yīng)對工藝限制和更適合數(shù)字IC的功能進(jìn)行工作。

2、設(shè)計(jì)規(guī)格

模擬設(shè)計(jì)團(tuán)隊(duì)通常從一組規(guī)格和特性開始，就像數(shù)字集成電路設(shè)計(jì)一樣。從那里，各種功能的功能模型被用來進(jìn)一步縮小約束，并導(dǎo)致關(guān)于設(shè)備大小、類型和其他過程特性的決策。這可能包括晶體管的選擇，高層次的布局規(guī)劃，包括電感和電容技術(shù)，以及 IC 和子電路的期望值。

體系結(jié)構(gòu)硬件描述語言(AHDL) ，如 VHDL-AMS，用于在高層進(jìn)行仿真，并確定子塊的約束。在這個階段也可以開發(fā)一個測試臺，這個測試臺后來用于仿真，盡管模擬設(shè)計(jì)人員也經(jīng)常為他們的子電路設(shè)計(jì)開發(fā)測試臺。

3、分電路設(shè)計(jì)，物理布局和模擬

有了這些細(xì)節(jié)，并根據(jù)模擬電路的復(fù)雜性，模擬設(shè)計(jì)團(tuán)隊(duì)通常將子電路設(shè)計(jì)分配給個人。理想化的宏觀測量進(jìn)一步確定子電路的約束條件和性能期望。

接下來，這些宏示意圖被分解為示意圖與電路元件模型從鑄造過程。對這些電路進(jìn)行了仿真和優(yōu)化，然后開始物理布局過程。布局和路由之后的設(shè)計(jì)規(guī)則檢查(DRC)和電路佈局驗(yàn)證是在寄生提取和布局后仿真之前完成的。

版圖后仿真可能會揭示設(shè)計(jì)中的缺陷，需要一個迭代的重新設(shè)計(jì)、版圖設(shè)計(jì)和仿真過程，以滿足最終的設(shè)計(jì)目標(biāo)，并提交芯片進(jìn)行輸出。在整個芯片布局和仿真之前，子電路也可能經(jīng)歷它們自己的設(shè)計(jì)、布局和仿真過程，不過這兩種方法都可能導(dǎo)致需要在tape-out之前重新設(shè)計(jì)電路。

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