【做信號鏈，你需要了解的高速信號知識（三）】高速的挑戰(zhàn) – 傳輸鏈路的損耗和均衡
高速總線升級迭代的矛盾在于，消費(fèi)者對性能的需求驅(qū)動著信號速率成倍的增長，消費(fèi)者對便捷性的需求使得傳輸線無法縮短，消費(fèi)者對低成本的追求要求PCB板材和傳輸線不能太貴，這就導(dǎo)致ISI抖動變得越來越嚴(yán)重。均衡（Equalization）就是為了應(yīng)對ISI抖動，而被廣泛應(yīng)用的黑科技。既然ISI抖動的根源，是傳輸鏈路對不同頻率信號損耗的差異，均衡就是要想辦法補(bǔ)償?shù)暨@個(gè)差異，讓不同頻率信號的幅度都能保持均勻。
根據(jù)均衡技術(shù)所使用的位置，一般分為發(fā)送端均衡（Tx EQ）和接收端均衡（Rx EQ）。
發(fā)送端均衡一般采用前向均衡（FFE，F(xiàn)eed Forward Equalization）技術(shù)，用一組移位寄存器配合乘法器和加法器，根據(jù)當(dāng)前bit位r(n)受到前若干bits r(n-1)、r(n-2)、r(n-3)…的影響，來修正r(n)的電壓值。典型的表達(dá)式是：
e(n)=r(n)*k1+r(n-1)*k2+…
這個(gè)表達(dá)式有N項(xiàng)，就稱之為N階FFE，代表當(dāng)前bit的電平，受到自身及前(N-1)bits的影響。在高速串行中應(yīng)用最廣泛的“預(yù)加重/去加重”（Pre/De-emphasis）技術(shù)，就是一個(gè)二階的FFE，它會根據(jù)當(dāng)前bit和前1bit的邏輯狀態(tài)，來調(diào)整當(dāng)前bit的電平。
我們來看一個(gè)Pre-emphasis的真實(shí)案例。當(dāng)發(fā)送端的信號不做任何處理時(shí)，發(fā)送端眼圖是很完美的；一旦信號經(jīng)過長背板傳輸之后，嚴(yán)重的ISI抖動會導(dǎo)致眼圖幾乎閉合（例1）。當(dāng)發(fā)送端增加3.5dB預(yù)加重時(shí)，會將頻率較高的跳變沿信號（Transition Bits，指的是與前一bit邏輯狀態(tài)不同的bit，如01碼型中的1，或110碼型中的0等）的幅度增強(qiáng)3.5dB。這些預(yù)先的增強(qiáng)會部分抵消長背板的損耗，從而不同碼型的電平在到達(dá)接收端時(shí)基本相等，ISI抖動就大幅降低了。接收端的眼圖無論是眼高眼寬，還是抖動，都有非常明顯的改善（例2）。
圖20：發(fā)送端均衡對眼圖的影響
如果說發(fā)送端均衡是未雨綢繆，那么接收端均衡就是亡羊補(bǔ)牢。當(dāng)ISI抖動已經(jīng)傳遞到了接收端，接收端應(yīng)該如何進(jìn)行均衡，嘗試得到更好的眼圖呢？接收端均衡一般采用CTLE（連續(xù)時(shí)間線性均衡）或DFE（負(fù)反饋均衡），或二者結(jié)合的方式，來降低數(shù)據(jù)的ISI抖動。
DFE均衡和FFE類似，不同的是DFE有負(fù)反饋調(diào)節(jié)功能。通過負(fù)反饋，可以自適應(yīng)均衡系數(shù)，以達(dá)到最佳的均衡效果。同時(shí)，DFE不僅能消除ISI抖動，對于通道間的串?dāng)_也能提供一定的補(bǔ)償效果，對于信號完整性的提升用處很大。
CTLE的實(shí)現(xiàn)方法和FIR濾波器有點(diǎn)像，實(shí)現(xiàn)的是一個(gè)近似帶通濾波器的效果。下圖是一組典型的CTLE濾波器，低頻衰減大，而高頻衰減小。這個(gè)濾波曲線，和傳輸鏈路的損耗正好形成互補(bǔ)（傳輸鏈路插入損耗是低頻衰減小，而高頻衰減大）。在接收端，實(shí)現(xiàn)了不同頻率間均勻的總體損耗，從而降低了ISI抖動。CTLE和DFE/FFE不同，它不依賴參考時(shí)鐘，在連續(xù)時(shí)間域上對信號進(jìn)行均衡；而DFE/FFE是數(shù)字域上的均衡，必須要先有參考時(shí)鐘，來區(qū)分不同的bit，才能進(jìn)行均衡。接收端常常使用CTLE和DFE的組合，先用CTLE打開近乎閉合的眼圖，恢復(fù)出時(shí)鐘，再用DFE進(jìn)一步均衡補(bǔ)償。
圖21：典型的CTLE均衡類似于帶通濾波器
設(shè)計(jì)工程師為了解決ISI問題，常常需要在鏈路損耗和均衡技術(shù)之間做出綜合考慮。泰克的SDLA軟件不僅可以模擬發(fā)送端的Tx EQ和接收端的Rx EQ，還能模擬傳輸鏈路的不同損耗。
圖22：SDLA軟件支持發(fā)送端、接收端均衡，以及鏈路嵌入/去嵌模擬
讓你在產(chǎn)品設(shè)計(jì)的初期，就能預(yù)估鏈路的ISI抖動，探索和嘗試最佳的均衡組合以降低ISI抖動，大幅減少產(chǎn)品研發(fā)的時(shí)間。
圖23：發(fā)送端眼圖，通過SDLA通道嵌入得到的接收端眼圖，通過SDLA接收機(jī)均衡得到的最終眼圖
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