數(shù)?；旌想娐返脑O(shè)計(jì)，一直是困擾硬件電路設(shè)計(jì)師提高性能的瓶頸。眾所周知，現(xiàn)實(shí)的世界都是模擬的，只有將模擬的信號(hào)轉(zhuǎn)變成數(shù)字信號(hào)，才方便做進(jìn)一步 的處理。模擬信號(hào)和數(shù)字信號(hào)的轉(zhuǎn)變是否實(shí)時(shí)、精確，是電路設(shè)計(jì)的重要指標(biāo)。除了器件工藝，算法的進(jìn)步會(huì)影響系統(tǒng)數(shù)模變換的精度外，現(xiàn)實(shí)世界中眾多干擾，噪聲也是困擾數(shù)模電路性能的主要因素。

數(shù)?；旌想娐吩O(shè)計(jì)當(dāng)中，干擾源、干擾對(duì)象和干擾途徑的辨別是分析數(shù)?；旌显O(shè)計(jì)干擾的基礎(chǔ)。通常的電路 中，模擬信號(hào)上由于存在隨時(shí)間變化的連續(xù)變化的電壓和電流有效成分，在設(shè)計(jì)和調(diào)試過程中，需要同時(shí)控制這兩個(gè)變量，而且他們對(duì)于外部的干擾更敏感，因而通 常作為被干擾對(duì)象做分析;數(shù)字信號(hào)上只有隨時(shí)間變化的門限量化后的電壓成分，相比模擬信號(hào)對(duì)干擾有較高的承受能力，但是這類信號(hào)變化快，特別是變化沿速度 快，還有較高的高頻諧波成分，對(duì)外釋放能量，通常作為干擾源。

一、集成電路設(shè)計(jì)工程師所遇到的挑戰(zhàn)深亞微米技術(shù)的發(fā)展，促使芯片設(shè)計(jì)與制造由分離IC向SoC轉(zhuǎn)變?；旌闲盘?hào)設(shè)計(jì)可以減少成本，減小電路尺寸和外形，并提供更好的功能。芯片的驗(yàn)證占芯片設(shè)計(jì)50%到70%的工作量，隨著芯片復(fù)雜度上升，驗(yàn)證工作無論從復(fù)雜性或工作量上都在呈指數(shù)上升。因此，驗(yàn)證技術(shù)是混合信號(hào)技術(shù)的關(guān)鍵所在。

對(duì)于國內(nèi)的集成電路設(shè)計(jì)師來說，大多是采用傳統(tǒng)的方法，比如數(shù)字部分用HDL寫好，仿真，綜合，布局布線;模擬部分畫出電路圖，用Spice仿真，Layout。然后將兩部分拼接在一起。而真正的混合信號(hào)設(shè)計(jì)則需要真正結(jié)合數(shù)字和模擬，作整體上的考慮以及驗(yàn)證，將面臨這樣的挑戰(zhàn)：行為級(jí)的數(shù)字與晶體管級(jí)的模擬的混合、HDL語言驅(qū)動(dòng)的數(shù)字與Schematic邏輯圖驅(qū)動(dòng)的模擬的混合、自上而下的數(shù)字與自下而上的模擬的混合，不再是數(shù)字設(shè)計(jì)與模擬設(shè)計(jì)的簡單疊加。混合信號(hào)設(shè)計(jì)提出了新的設(shè)計(jì)概念，必須使用全新的設(shè)計(jì)流程。

二、Mentor Graphics混合信號(hào)設(shè)計(jì)解決方案設(shè)計(jì)師在最近才開始注意到混合信號(hào)設(shè)計(jì)并嚴(yán)肅對(duì)待，但EDA公司已經(jīng)先行多年。在了解ADMS之前，我們先來看看與ADMS相關(guān)的Mentor Graphics另外幾個(gè)工具。

1.得到驗(yàn)證的成熟技術(shù)

(1)HDL仿真工具M(jìn)odelSim

ModelSim是目前最流行的數(shù)字仿真器，其成熟技術(shù)眾所周知，這里不作詳細(xì)介紹。

(2)SPICE仿真工具Eldo

模擬電路設(shè)計(jì)最重要的部分即在電路仿真部分，基本上都采用SPICE方法?，F(xiàn)在流行的各種版本的SPICE，都是由UCB SPICE衍生而來。Eldo則是最近幾年的SPICE新星，由于在準(zhǔn)確度、速度、容量、收斂性等各方面都擁有優(yōu)勢(shì)，迅速崛起被各大設(shè)計(jì)廠商競(jìng)相采用。Eldo研發(fā)組位于法國，在歐洲，基本上設(shè)計(jì)中使用的SPICE都是Eldo。最近Eldo開始在北美及亞洲地區(qū)推廣。

2. ADMS對(duì)傳統(tǒng)設(shè)計(jì)方法的顛覆ADMS是一個(gè)混合信號(hào)驗(yàn)證平臺(tái)，內(nèi)建集成了以上兩種工具的技術(shù)。對(duì)模擬電路部分，采用Eldo的仿真算法;對(duì)數(shù)字部分，采用ModelSim的仿真算法。但是，ADMS并不是這些工具簡單拼起來，它是僅有單一內(nèi)核引擎的一個(gè)整體工具。更重要的是，對(duì)數(shù)字和模擬電路的接口部分的處理，是數(shù)?；旌夏M技術(shù)的關(guān)鍵。ADMS根據(jù)電路的實(shí)際需要需要，自動(dòng)在數(shù)字和模擬電路之間增添了許多ADC或DAC。傳統(tǒng)的數(shù)字設(shè)計(jì)流程和模擬設(shè)計(jì)流程被打散并重新組合，設(shè)計(jì)師可以在任何階段對(duì)電路進(jìn)行驗(yàn)證，數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)通過ADMS組成一個(gè)整體。

ADMS支持的語言達(dá)到了八種,即VHDL, Verilog，SPICE，VHDL-AMS，Verilog-AMS SystemVerilog，SystemC 以及C一共八種語言。輸入ADMS的文件不管其中的內(nèi)容是HDL，是SPICE，還是C語言，ADMS都可以讀入，并自動(dòng)進(jìn)行處理，給出仿真結(jié)果。比如，在模擬電路中引入一個(gè)HDL描述的IP，或者是工具附帶的單元庫里的一個(gè)VHDL-AMS行為級(jí)描述的運(yùn)放單元，各種語言可以不被察覺差異地組合到一起。

三、結(jié)論ADMS可以說是唯一的真正意義上的混合仿真工具。經(jīng)過多年的發(fā)展，ADMS已成為混合信號(hào)仿真的領(lǐng)先者，半導(dǎo)體業(yè)內(nèi)前十名公司中，已有六家在使用ADMS;那么，究竟在什么樣的情況下，需要轉(zhuǎn)到混合信號(hào)設(shè)計(jì)呢?也許可以簡單的這樣描述：當(dāng)使用HDL仿真器的數(shù)字電路設(shè)計(jì)工程師，面臨增長的模擬部分和模擬電路行為，苦于不足的模型以及仿真精度時(shí);當(dāng)使用SPICE或者FastSPICE的模擬電路設(shè)計(jì)工程師，面臨增長的數(shù)字復(fù)雜度以及大尺寸，苦于仿真速度過慢時(shí)。這個(gè)時(shí)候，采用混合信號(hào)設(shè)計(jì)，就可以提升設(shè)計(jì)速度和效率，以及設(shè)計(jì)水平，降低產(chǎn)品成本。