在過(guò)去20年里,由于社交媒體和在線活動(dòng)的推動(dòng),對(duì)高速數(shù)據(jù)傳輸?shù)男枨笤黾?導(dǎo)致使用了更復(fù)雜的集成電路,在高密度PCB上以更高的速度運(yùn)行。電路板的高密度和高速信號(hào)在其上的結(jié)合,是不同元件互聯(lián)時(shí)進(jìn)行干擾的良好來(lái)源。

在處理高速信號(hào)時(shí),必須將組件之間的互聯(lián)視為傳輸線路,必須考慮線路終止,以避免阻抗不匹配和線路不連續(xù),從而導(dǎo)致信號(hào)反射、干擾和性能下降。本文旨在概述具有相似或不同I/O信號(hào)格式(LVPEL、LVDS、CML、HCSL、LP-HCSL)的設(shè)備之間不同的傳輸線路終止技術(shù)。適當(dāng)?shù)木€路終止應(yīng)保持阻抗匹配和適當(dāng)?shù)钠?以提高性能和良好的噪聲抵抗,并提供正確的信號(hào)轉(zhuǎn)換,以避免I/O不兼容,這可能導(dǎo)致設(shè)備故障,最終的可靠性問(wèn)題和--在最壞情況下--設(shè)備損壞。

直流耦合與交流耦合

當(dāng)直流耦合驅(qū)動(dòng)器到接收器時(shí),信號(hào)的連續(xù)和開(kāi)關(guān)組件將從驅(qū)動(dòng)器輸出流到接收器輸入。而在交流耦合中,只有信號(hào)的開(kāi)關(guān)組件將到達(dá)接收器,因?yàn)檫B續(xù)組件將被耦合電容堵塞。

直流耦合器的優(yōu)點(diǎn)是比交流耦合器的組件數(shù)少,耗電少.然而,對(duì)于直流耦合裝置,驅(qū)動(dòng)器輸出和接收器輸入之間的兼容性并非總是得到保證的,在某些情況下,隨著耗電量的增加而增加了更多組件的價(jià)格。在許多情況下,直流耦合是完全不可能的,留下交流耦合作為唯一的解決方案。

交流耦合阻斷了驅(qū)動(dòng)器輸出和接收器輸入之間的信號(hào)直流分量,從而消除了它們之間常見(jiàn)模式電壓不兼容的問(wèn)題。接下來(lái),接收器的輸入可能會(huì)在最佳水平上偏倚,而最佳水平提供了最好的性能,即:顫抖、責(zé)任周期扭曲和交叉。雖然交流耦合時(shí)鐘信號(hào)沒(méi)有問(wèn)題,但交流耦合數(shù)據(jù)信號(hào)要求數(shù)據(jù)是DC平衡的(全部0和1的數(shù)字相同)。這將避免在沒(méi)有過(guò)渡的情況下(在相同位的長(zhǎng)鏈中)和接收端的兩端發(fā)生信號(hào)衰減,從而減少噪聲邊緣。

驅(qū)動(dòng)輸出/接收器輸入電壓水平

為了了解驅(qū)動(dòng)器接收器的兼容性,讓我們看看 圖1 .在本例中,驅(qū)動(dòng)器的輸出和接收器的輸入具有相同的通用模式電壓,驅(qū)動(dòng)器的輸出信號(hào)水平在接收器的輸入信號(hào)水平范圍內(nèi)。

圖1 驅(qū)動(dòng)器的輸出和接收器的輸入電壓水平具有相同的共同模式電壓,驅(qū)動(dòng)器的輸出信號(hào)水平在接收器的輸入信號(hào)水平范圍之內(nèi)。

當(dāng)使用相同I/O格式的接口設(shè)備時(shí),尤其是當(dāng)它們來(lái)自同一制造商時(shí),情況就是如此。這是兩個(gè)器件之間直流耦合的最佳配置.這種完美的匹配并不總是提供,有時(shí)甚至是不同制造商相同I/O格式的接口設(shè)備需要在直流耦合時(shí)特別小心。當(dāng)接收器輸入的共同模式電壓與驅(qū)動(dòng)器輸出的共同模式之間的間隙大到足以使驅(qū)動(dòng)器的信號(hào)超越接收器輸入范圍時(shí)。這導(dǎo)致直流耦合不兼容,交流耦合必須使用,以保持驅(qū)動(dòng)器和接收器的最佳工作點(diǎn)。 圖2顯示在高速互聯(lián)、LVPEL、LVDS、CML和HCSL中常用格式的I/O操作級(jí)別。

圖2 在高速互聯(lián)、LVPEL、LVDS、CML和HCSL中常用格式的操作級(jí)別。

I/O結(jié)構(gòu)

為了了解如何在不同的驅(qū)動(dòng)器/接收器之間進(jìn)行接口,讓我們概述最常見(jiàn)的邏輯學(xué)中的I/O結(jié)構(gòu),這些結(jié)構(gòu)用于集成電路接口LVPEL、LVDS、CML、HCSL。

如圖所示 圖3 ,LVPEL輸出級(jí)由一個(gè)差動(dòng)對(duì)驅(qū)動(dòng)發(fā)射追隨者對(duì)組成。輸出應(yīng)以50-VCC-2V終止,以在輸出量相當(dāng)于14mA電流的情況下,建立一個(gè)共同的VCC-1.3V的電壓。輸出也可以終止與色芬網(wǎng)絡(luò)(130至VCC/82至GND)或僅僅100至200至GND電阻。PECL輸入階段包括一個(gè)開(kāi)關(guān)微分對(duì),有時(shí)集成一個(gè)高阻抗偏置電阻網(wǎng)絡(luò)。

圖3 (a)PECL輸出階段由差動(dòng)對(duì)驅(qū)動(dòng)發(fā)射器追隨者對(duì)和(b)PECL輸入階段由開(kāi)關(guān)差動(dòng)對(duì)組成,該差動(dòng)對(duì)有時(shí)集成了一個(gè)高阻抗偏置電阻網(wǎng)絡(luò)。

LVDS輸出由一個(gè)流模驅(qū)動(dòng)器組成,該驅(qū)動(dòng)器通過(guò)一個(gè)交換網(wǎng)絡(luò)輸出到差速器( 圖4 )。輸出通常連接到一個(gè)100電子分的傳輸線路,這需要一個(gè)100電子分的終止在接收端,以匹配傳輸線路并創(chuàng)建350MV擺動(dòng)。LVDS的標(biāo)準(zhǔn)通用模式是1.2V,不考慮VCC。LVDS輸入階段由一個(gè)開(kāi)關(guān)差速器對(duì)組成,不管是否有集成的100分電阻來(lái)終止驅(qū)動(dòng)輸出。

圖4 (a)LVDS輸出包括一個(gè)通過(guò)交換網(wǎng)絡(luò)向差速器輸出輸出提供3.5MA的流模驅(qū)動(dòng)器,和(b)LVDS輸入階段,該階段包括一個(gè)帶或不帶一個(gè)集成的Ol100電阻器的開(kāi)關(guān)差速器來(lái)終止驅(qū)動(dòng)器輸出。

CML輸出級(jí)由一對(duì)具有16mA開(kāi)關(guān)電流和對(duì)VCC( 圖5 )。這就產(chǎn)生了400MV的擺動(dòng)(從VCC到VCC-400MV)和一個(gè)通用的VCC-200MV模式電壓。CML輸入結(jié)構(gòu)由共同發(fā)射器對(duì)驅(qū)動(dòng)一個(gè)有或沒(méi)有集成50經(jīng)濟(jì)英里終止的微分對(duì)在輸入到VCC。如果不集成,則必須在印刷電路板上安裝50分。

圖5 (a)CML輸出級(jí)由具有16MA開(kāi)關(guān)電流和對(duì)VCC的50分集電阻的一對(duì)共混發(fā)射晶體管和一個(gè)(b)CML輸入級(jí)由驅(qū)動(dòng)差動(dòng)對(duì)的普通發(fā)射對(duì)組成。

Hcsl輸出( 圖6 )由一個(gè)與開(kāi)放源代碼的差速器對(duì)組成,該差速器在真實(shí)輸出和互補(bǔ)輸出之間控制15馬恒流。該電路需要一個(gè)外部的50分終止到地面,以創(chuàng)造750MV擺動(dòng)和一個(gè)串聯(lián)電阻器,以增加驅(qū)動(dòng)器的輸出阻抗(約17分)到輸電線路特性阻抗(50分)。Hcsl輸入是一個(gè)微分對(duì),可以接受700MV的每一個(gè)輸入,并有標(biāo)準(zhǔn)的共同模式電壓約350MV。最后,LP-Hcsl輸出級(jí)由從750MV電壓源驅(qū)動(dòng)的推拉電壓驅(qū)動(dòng)級(jí)組成。不需要像在HCSL中所需要的地面終止。該串聯(lián)電阻器可以集成在芯片內(nèi),以最小化外部組件計(jì)數(shù)。

圖6 (a)hcsl輸出包括一個(gè)開(kāi)放源的微分對(duì),(b)hcsl輸入微分對(duì),和(c)lp-hcsl輸出,一個(gè)推拉電壓驅(qū)動(dòng)級(jí)從750MV電壓源驅(qū)動(dòng)。