2024年，集成電路行業(yè)在變革與機遇中持續(xù)發(fā)展。面對全球經濟的新常態(tài)、技術創(chuàng)新的加速以及市場需求的不斷變化，集成電路企業(yè)如何在新的一年里保持競爭力并實現可持續(xù)發(fā)展?集成電路行業(yè)的IP領軍企業(yè)芯耀輝科技有限公司(以下簡稱：芯耀輝)分享過去一年的經驗與成果，展望未來的發(fā)展趨勢與機遇。

在科技飛速發(fā)展的當下，人工智能正迎來爆發(fā)式增長，AI芯片的廣泛普及以及軟件定義系統(tǒng)的迅速進步，正加速推動萬物智能時代的到來。進入后摩爾時代，傳統(tǒng)的芯片發(fā)展路徑遭遇瓶頸，而3DIC、Chiplet等先進封裝技術嶄露頭角，為突破困局提供了新的動力。這些技術不僅為芯片性能和集成度的提升開辟全新的方向，還帶來了創(chuàng)新的解決方案，成為推動芯片行業(yè)持續(xù)進步的重要驅動力。

在這一時代背景下， IP與IC設計技術正處于新一輪變革的關鍵節(jié)點，迎來前所未有的機遇。在復雜的芯片設計架構中，各類IP扮演著至關重要的角色，它們如同連接芯片內部計算模塊與外部設備的橋梁，不可或缺。AI芯片因為需要處理和傳輸海量的數據，不僅是在芯片內部不同計算模塊直接需要進行高速的數據交換，比如CPU，GPU，NPU之間會通過UCIe、Die-to-Die接口等IP來實現高帶寬、低延遲的互連，同時也需要與外部的設備進行高效、可擴展以及一致性的互連，比如會通過PCIe，Serdes等接口IP與存儲和網絡設備等進行數據間的高速且準確的傳輸。而且AI芯片在運行時需要頻繁地讀寫大量數據，對內存的帶寬和容量要求極高，通過HBM，DDR，LPDDR等接口IP與存儲顆粒之間實現高速的數據傳輸，有效解決帶寬瓶頸，加速數據在芯片和內存之間的流動，從各個方面滿足AI芯片對內存容量和帶寬的需求。所以在AI芯片領域，接口IP在可以顯著提升AI芯片性能的同時，還可以實現功能優(yōu)化和擴展，幫助客戶充分釋放設計上的潛能，承擔愈加關鍵的作用。

打造一站式完整IP平臺解決方案，實現從傳統(tǒng)IP向IP2.0的戰(zhàn)略轉型

回顧2024年，國內半導體產業(yè)經歷了諸多內外部挑戰(zhàn)。盡管如此，對于芯耀輝而言仍是收獲頗豐的一年。

面對人工智能市場迅速崛起，芯耀輝推出的UCIe，HBM3E以及112G SerDes等高速接口IP均廣泛應用在Chiplet和人工智能領域，UCIe技術解決了Chiplet的芯片內D2D互聯(lián)問題，HBM則提升了高帶寬內存與芯片間的互聯(lián)效率，而112G SerDes則實現了芯片間的高速互聯(lián)，顯著提高了集群效率。

UCIe憑借其高帶寬密度，低傳輸延遲與PCIe和CXL復用等優(yōu)勢，已成為Chiplet中D2D互聯(lián)標準的首選，芯耀輝推出的UCIe IP涵蓋了PHY和Controller IP兩大模塊，其中PHY IP在先進封裝上最大速率可以支持32Gbps，標準封裝上最大速率也可以支持到24Gbps，并且擁有極佳的能效比和低傳輸延遲，最大傳輸距離支持到50mm，遠超標準協(xié)議中的25mm，為客戶的Chiplet方案提供了更大的靈活性和可擴展性，同時Controller IP兼容FDI、AXI、CXS.B等多種接口，讓客戶在集成使用時實現與系統(tǒng)設計的無縫切換。

HBM以其高帶寬、低功耗和低延遲的特性在AI、高性能計算等領域表現突出。芯耀輝也順勢推出了國產工藝上的HBM3E PHY和Controller IP，其中PHY的最大傳輸速率可以支持到7.2Gbps，Controller擁有卓越的帶寬利用率，最大速度可以支持到10Gbps。而在SerDes領域，Serdes IP以其高數據傳輸速率和低功耗特性，在數據中心內部連接和外部通信中成為首選解決方案，芯耀輝推出了不同組合的SerDes PHY，最高支持112Gbps，并支持PCIe、OIF和以太網等多種協(xié)議，滿足不同客戶對速率的需求。同時，芯耀輝還推出了兼容PCIe和CXL的控制器IP，一站式解決客戶的IP選型和集成難題。

芯耀輝在2024年成功研發(fā)了上述高速IP，并已完成交付。在研發(fā)過程中，芯耀輝就與眾多客戶進行了深入的討論并達成了合作意向。產品推出后，迅速獲得了人工智能、數據中心和高性能計算等領域客戶的積極反響，并與他們展開了深入的合作。

值得一提的是，2024年，芯耀輝成功實現了從傳統(tǒng)IP到IP2.0的戰(zhàn)略轉型，幫助客戶在激烈的市場競爭中取得優(yōu)勢。通過一站式完整IP平臺解決方案實現了全面升級，不僅提供高性能、低功耗、強兼容的高速接口IP，還配套提供基礎IP和控制器IP，幫助SoC客戶從內到外提升性能。注重產品的可靠性、兼容性與可量產性，并提供系統(tǒng)級封裝支持，優(yōu)化PHY布局、Bump和Ball排布，提升量產性能，幫助客戶加速產品上市。同時，芯耀輝通過整合完整的子系統(tǒng)資源，從方案制定到集成驗證，再到硬化和封裝測試，提供端到端的解決方案。此外，芯耀輝積極推動國產供應鏈，提供Substrate和Interposer設計參考，協(xié)同上下游產業(yè)鏈，助力產業(yè)技術突破。

AI為半導體IP產業(yè)帶來新增量，國產IP機遇與挑戰(zhàn)齊飛

在全球半導體IP市場規(guī)模持續(xù)增長的同時，人工智能、數據中心、智能汽車等新興領域為半導體IP產業(yè)帶來新增量，這些領域對高性能芯片的需求不斷增長，極大地推動了IP市場的持續(xù)發(fā)展，特別是對接口IP的需求日益增加。但是隨著外部一些不確定因素，國產化需求更加緊迫，國產先進制程的迭代速度變慢，給國產化IP提供了機遇的同時也帶來了極大的挑戰(zhàn)。

機遇是隨著國產化需求的推動，國產芯片背靠著廣闊的市場優(yōu)勢，為國產IP的發(fā)展提供了廣闊的空間，未來市場會穩(wěn)步擴張，特別是Chiplet相關的產品和服務，一定會迎來一段蓬勃發(fā)展期。

挑戰(zhàn)來自于國產先進工藝迭代的速度放緩和國外先進工藝獲取的難度增加，SoC在這一背景下會對國產IP提出更高的要求，需要在現有工藝基礎上實現更高速的接口IP設計，無疑增加IP設計的難度和成本。與此同時， Chiplet作為SoC架構改進的首選方案，雖然能應付這些難題，但也帶來了封裝、測試和量產等一系列挑戰(zhàn)，同樣也會影響到IP設計。因此，IP公司不僅要提供可靠、兼容性強且可量產的IP產品，還需要具備強大的系統(tǒng)封裝設計能力和供應鏈管理能力，以確保整體解決方案的順利實施。

面對如此機遇與挑戰(zhàn)，芯耀輝接下來將繼續(xù)優(yōu)化現有工藝上的接口IP，以滿足客戶多樣化的應用場景需求，通過提升接口IP性能充分釋放國產工藝的潛能，同時緊跟協(xié)議演進的步伐，逐步推出符合DDR6，LPDDR6，PCIe7等先進協(xié)議標準的接口IP。另外也會擴展覆蓋不同Foundry和工藝的Foundation IP，并推出更多性能優(yōu)化的數字控制器IP，為客戶提供更廣泛的選擇和更強的技術支持。

在新興的Chiplet市場，芯耀輝將提供系統(tǒng)級的封裝設計方案，幫助客戶推出高可靠性和可量產性的Chiplet IP產品，并攜手國產上下游企業(yè)，共同打造完整的國產供應鏈。在車規(guī)芯片領域，憑借芯耀輝此前在AEC-Q100和ISO 26262功能安全認證方面的豐富經驗與IP積累，公司將進一步拓展車規(guī)IP解決方案的覆蓋范圍，協(xié)助客戶加速功能安全評估，確保實現相應的目標ASIL等級，從而幫助SoC客戶縮短設計、認證和產品發(fā)布的時間，降低成本。

芯耀輝認為，作為一家本土IP授權服務企業(yè)，必須深入了解客戶的需求，全面掌握客戶的應用場景和實際需求，開發(fā)出完全貼合客戶需要的IP產品并提供客戶所需要的IP相關服務。同時，不能去做行業(yè)追隨者，僅僅尋求國產替代方案，而應聚焦市場需求，做其他的國產廠商沒有做好的但是又非常有難度的東西。專注做有難度、有價值的產品，完善產業(yè)鏈，通過IP授權和服務為產業(yè)提供強有力的支撐，為芯片產業(yè)創(chuàng)造最大的價值。

當前及未來十年，是半導體產業(yè)，尤其是中國半導體的黃金十年，盡管自去年以來，半導體行業(yè)面臨增速放緩和今年更加嚴峻的封鎖形勢，我們依然堅信半導體行業(yè)將會迎來全面復蘇，在這樣的市場變動過程中，更加能夠凸顯芯耀輝真正的在攻堅克難做實事，腳踏實地推進技術創(chuàng)新和解決方案方面的優(yōu)勢。隨著行業(yè)復蘇的到來，公司將迎來更大的增長機遇。

展望2025年，芯耀輝將以全新的IP2.0成熟方案為核心，結合高可靠性、可量產的IP組合、完整的子系統(tǒng)解決方案、系統(tǒng)級的封裝設計，以及強大的供應鏈能力，預見并解決客戶在IP應用中可能遇到的各種挑戰(zhàn)，更好地適應市場創(chuàng)新需求。