靜電放電即ESD(Electro-Staticdischarge)，是指具有不同靜電電位的物體互相靠近或直接接觸引起的電荷轉移。ESD是20世紀中期以來形成的以研究靜電的產(chǎn)生、危害及靜電防護等的學科。因此，國際上習慣將用于靜電防護的器材統(tǒng)稱為ESD。

ESD產(chǎn)生的原因多種多樣，對集成電路放電的方式也有所不同。為了保證集成電路產(chǎn)品的良率，提高可靠性，需要對集成電路ESD防護能力進行測試。一般可分為兩類：樣品研究型測試和產(chǎn)品通過型測試。(1)樣品研究型測試：在芯片的研發(fā)階段，與ESD防護研究最為相關的是防護器件的功能測試。此階段的測試廣泛采用傳輸線脈沖技術(TLP)。通過

TLP測試，可以獲得防護器件的關鍵性能參數(shù)，便于在生產(chǎn)制造過程中調整相關的設計，從根本上提高產(chǎn)品的ESD防護能力，保證良率。(2)在產(chǎn)品通過型測試中，為了更好地量化不同情形下的ESD沖擊，一般分為五種不同的模型。包括工業(yè)界作為產(chǎn)品片上ESD等級衡量標準的：HBM、CDM、MM模型和針對板級和系統(tǒng)級ESD防護的IEC(International electrotechnical commission)模型和HMM人體金屬模型(Human metal model)。一、 HBM模型：人體因摩擦等原因帶上一定的靜電荷之后，與集成電路的某些引腳接觸且集成電路的另一部分引腳恰巧接觸到地時，人體上的靜電荷就會流經(jīng)集成電路進入大地。人體能貯存一定的電荷，所以人體明顯地存在電容。

人體也有電阻，這電阻依賴于人體肌肉的彈性、水份、接觸電阻等因素。大部分研究人員認為電容器串一電阻是較為合理的電氣模型,。早在1962年，美國國家礦務局測得22人次人體電容范圍為95～398PF，平均電容值為240，100次試驗測得手與手之間的平均電阻為4000Ω。這些數(shù)據(jù)為建立了人體模型起了一個好的開端，做過一些修改之后，用在電子工業(yè)中建立早期的模擬電路。Kirk等人測得人體電容值的范圍為132-190PF。人體電阻值為87-190Ω。為了求得一致，美國海軍1980年提出了一個電容值為100PF，電阻為1.5kΩ的所謂“標準人體模型”。Human-Body Model and Electrostatic Discharge (ESD) Tests - In Compliance Magazine。這一標準得到廣泛采用，但在后來也遇到一些問題。HBM模型放電時間長，峰值電流小，大約在幾百納秒的時間里產(chǎn)生數(shù)安培的瞬間放電電流。如果沒有適當?shù)姆雷o措施，這個瞬間的大電流足以對集成電路芯片造成損壞。

在電子行業(yè)中，評估IC的抗靜電放電(ESD)能力至關重要。為了深入了解電子元器件的靜電敏感度或耐壓值，專業(yè)人員需采用特定的測試方法來進行綜合評估。這一過程涉及到一個專門的測試組合，旨在全面考察IC在靜電環(huán)境下的表現(xiàn)。

1.1 I/O Pin的靜電放電測試

靜電的累積可能呈現(xiàn)正電荷或負電荷，因此，針對同一IC引腳，靜電放電測試包含正負兩種極性。對于每個I/O(輸入或輸出)引腳，都會進行HBM與MM靜電放電測試，以評估IC的抗靜電能力。具體而言，存在以下四種ESD測試組合，其等效電路示意圖也已提供。

圖 1

(1)PS-mode模式：將VSS腳接地，此時正極性的靜電放電電壓會出現(xiàn)在I/O腳對VSS腳的放電過程中，同時確保VDD與其他引腳懸空;

(2)NS-mode模式：同樣地，將VSS腳接地，但此次是負極性的靜電放電電壓出現(xiàn)在I/O腳對VSS腳的放電中，同樣保持VDD與其他引腳懸空;

(3)PD-mode模式：將VDD腳接地，正極性的靜電放電電壓會作用于I/O腳對VDD腳的放電過程中，期間確保VSS與其他引腳懸空;

(4)ND-mode模式：在VDD腳接地的情況下，負極性的靜電放電電壓會出現(xiàn)在I/O腳對VDD腳的放電時，此時僅需確保VDD與其他引腳懸空。

1.2 Pin-to-Pin靜電放電測試方法

研究內容：

在集成電路(IC)中，靜電放電現(xiàn)象可能發(fā)生在任何兩只引腳之間。當這兩只引腳之間沒有直接相關的電路時，它們通常僅通過VDD與VSS電源線相連。當ESD事件發(fā)生在兩個不相連的IC引腳之間時，靜電放電電流會通過電路的一部分流向VDD或VSS電源線，再經(jīng)由電源線流向另一只IC引腳，最終流出IC。如果要對每一對IC引腳都進行測試，那么對于一個40引腳的IC，將需要進行多達1560種不同的ESD測試組合，這顯然會浪費大量的測試時間。因此，我們提出了一種改進的測試方法，即所謂的Pin-to-Pin測試。這種方法將根據(jù)靜電放電的正負極性分為兩種不同的測試模式。

圖2展示了兩種不同的Pin-to-Pin測試模式。在Positive-mode下，某一I/O腳上會出現(xiàn)正的ESD電壓，而此時所有其他I/O腳都同時接地，VDD腳與VSS腳則保持懸空狀態(tài)。而在Negative-mode下，某一I/O腳上會出現(xiàn)負的ESD電壓，同樣地，其他I/O腳也一起接地，而VDD與VSS則依舊保持懸空。

1.3 VDD與VSS之間的靜電放電測試

除了I/O腳上的靜電放電測試外，VDD腳與VSS腳之間也可能發(fā)生靜電放電。因此，需要針對這兩腳進行專門的ESD測試。其等效電路示意圖已給出，供讀者參考。

圖 3

(1)正模式：在VDD腳上施加正的ESD電壓，同時將VSS腳接地，并確保所有I/O腳懸空;

(2)負模式：在VDD腳上施加負的ESD電壓，同樣將VSS腳接地，并保持所有I/O腳懸空。

1.4 AnalogPin的靜電放電測試

在模擬集成電路中，差動輸入級如運算放大器的輸入級是常見的結構。當差動輸入級的正負輸入端都連接到IC的引腳時，為了確保這兩支輸入腳所連接的差動輸入級能夠抵御靜電放電的沖擊，我們需要單獨對它們進行靜電放電測試。其等效電路示意圖如下：

(1)正模式測試：在差動輸入級的正輸入腳位施加正的靜電放電電壓，同時將負輸入腳接地，確保其他所有I/O引腳、VDD和VSS腳均處于懸空狀態(tài);

(2)負模式測試：在差動輸入級的正輸入腳位施加負的靜電放電電壓，同樣將負輸入腳接地，并保持其他I/O引腳及VDD與VSS腳懸空。

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