隨著計算機技術(shù)和微電子技術(shù)的迅速發(fā)展，嵌入式系統(tǒng)應用領(lǐng)域越來越廣泛。節(jié)能是全球化的熱潮，如計算機里的許多芯片過去用5V供電，現(xiàn)在用3.3V、1.8V，并提出了綠色系統(tǒng)的概念。很多廠商很注重微控制器的低功耗問題。電路與系統(tǒng)的低功耗設(shè)計一直都是電子工程技術(shù)人員設(shè)計時需要考慮的重要因素。

目前的低功耗設(shè)計主要從芯片設(shè)計和系統(tǒng)設(shè)計兩個方面考慮。隨著半導體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加，而功耗增加又將導致芯片發(fā)熱量的增大和可靠性的下降。因此，功耗已經(jīng)成為深亞微米集成電路設(shè)計中的一個重要考慮因素。為了使產(chǎn)品更具競爭力，工業(yè)界對芯片設(shè)計的要求已從單純追求高性能、小面積轉(zhuǎn)為對性能、面積、功耗的綜合要求。而微處理器作為數(shù)字系統(tǒng)的核心部件，其低功耗設(shè)計對降低整個系統(tǒng)的功耗具有重要的意義。在嵌入式系統(tǒng)的設(shè)計中，低功耗設(shè)計(Low-Power Design)是許多設(shè)計人員必須面對的問題，其原因在于嵌入式系統(tǒng)被廣泛應用于便攜式和移動性較強的產(chǎn)品中去，而這些產(chǎn)品不是一直都有充足的電源供應，往往是靠電池來供電，所以設(shè)計人員從每一個細節(jié)來考慮降低功率消耗，從而盡可能地延長電池使用時間。事實上，從全局來考慮低功耗設(shè)計已經(jīng)成為了一個越來越迫切的問題。

微處理器的低功耗設(shè)計技術(shù)，首先必須了解它的功耗來源。其中時鐘單元(Clock)功耗最高，因為時鐘單元有時鐘發(fā)生器、時鐘驅(qū)動、時鐘樹和鐘控單元的時鐘負載;數(shù)據(jù)通路(Datapath)是僅次于時鐘單元的部分，其功耗主要來自運算單元、總線和寄存器堆。除了上述兩部分，還有存儲單元(Memory)，控制部分和輸入/輸出(Control，I/O)。存儲單元的功耗與容量相關(guān)。CMOS電路功耗主要由3部分組成：電路電容充放電引起的動態(tài)功耗，結(jié)反偏時漏電流引起的功耗和短路電流引起的功耗。其中，動態(tài)功耗是最主要的，占了總功耗的90%以上。常用的低功耗設(shè)計技術(shù)低功耗設(shè)計足一個復雜的綜合性課題。就流程而言，包括功耗建模、評估以及優(yōu)化等;就設(shè)計抽象層次而言，包括自系統(tǒng)級的所有抽象層次。同時，功耗優(yōu)化與系統(tǒng)速度和面積等指標的優(yōu)化密切相關(guān)，需要折中考慮。下面討論常用的低功耗設(shè)計技術(shù)。

動態(tài)電壓調(diào)節(jié)動態(tài)功耗與工作電壓的平方成正比，功耗將隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會導致傳播延遲加大，執(zhí)行時間變長。然而，系統(tǒng)負載是隨時間變化的，因此并不需要微處理器所有時刻都保持高性能。動態(tài)電壓調(diào)節(jié)DVS(Dynarnic Voltage Scaling)技術(shù)降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎(chǔ)上降低功耗。在不同模式下，工作電壓可以進行調(diào)整。為了精確地控制DVS，需要采用電壓調(diào)度模塊來實時改變工作電壓，電壓調(diào)度模塊通過分析當前和過去狀態(tài)下系統(tǒng)工作情況的不同來預測電路的工作負荷。

在早期的IC設(shè)計中，關(guān)注的參數(shù)主要是性能(timing)和面積(area)。EDA工具在滿足性能要求的情況下，最小化面積。此時，功耗是一個不怎么被關(guān)心的問題。因為CMOS工藝在相對較低的時鐘頻率下具有相當?shù)偷墓?，漏電流可忽略不計。隨著晶體管密度和時鐘頻率的提高，CMOS工藝的靜態(tài)功耗也大幅增加。同時，電源電壓和閾值電壓的降低導致漏電流增加。這些因素使得功耗成為影響性能和面積的關(guān)鍵參數(shù)，功耗問題變得和性能/面積一樣重要了。

功耗過高會帶來多方面的負面影響。導致芯片溫度升高，需要使用更貴的陶瓷封裝和散熱系統(tǒng)。溫度過高還會降低芯片的可靠性和壽命。縮短便攜式設(shè)備的電池續(xù)航時間。隨著功能的增加，電池技術(shù)已經(jīng)跟不上功耗的需求。增加大規(guī)模使用電子設(shè)備的供電成本和環(huán)境負擔。即使微小的功耗降低也可以為用戶節(jié)省大量的費用和資源。IC設(shè)計中要考慮動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗是晶體管開關(guān)時消耗的功耗，與時鐘頻率和開關(guān)活動有關(guān)。靜態(tài)功耗是晶體管泄漏電流造成的功耗，與時鐘頻率或開關(guān)活動無關(guān)。動態(tài)功耗由開關(guān)功耗和短路功耗組成。開關(guān)功耗是電路負載電容充放電時消耗的功耗。短路功耗是電路邏輯狀態(tài)變化時流過PMOS管-NMOS管的短路電流消耗的功耗。低功耗集成電路(IC)設(shè)計是現(xiàn)代電子產(chǎn)品的一個重要方面，因為它可以延長電池使用壽命并降低設(shè)備的能耗。隨著電池供電設(shè)備市場的不斷增長，芯片設(shè)計人員有必要認真考慮采用不同的方法來降低IC的功耗。有幾種方法可用于降低IC的靜態(tài)和動態(tài)功耗，直流電流和泄漏電流是靜態(tài)功耗的來源，而動態(tài)功耗與頻率有關(guān)，它來自晶體管開關(guān)和短路功耗。為了創(chuàng)建低功耗設(shè)計，設(shè)計人員必須減少產(chǎn)生整體功耗的每個單獨功率組件。同時顯示了動態(tài)和靜態(tài)功耗特性，互補金屬氧化物半導體(CMOS)逆變器的動態(tài)充電使功耗與時鐘頻率成正比，晶體管在無活動時的功率泄漏會構(gòu)成靜態(tài)功耗。低功耗設(shè)計人員可以通過控制供電電壓、降低電路復雜性和時鐘頻率、監(jiān)控直流電流源和開關(guān)節(jié)點的電容來降低總功耗。所有因素都相互關(guān)聯(lián)，因此設(shè)計人員必須通過測試和使用低功耗設(shè)計方法來優(yōu)化設(shè)計性能，從而在這些因素之間進行權(quán)衡。

眾所周知，隨著芯片規(guī)模的擴大和功能的日益多樣化，以及移動應用市場的旺盛需求，低功耗芯片設(shè)計已逐漸成為行業(yè)的主流趨勢。在此，我們結(jié)合多年的低功耗設(shè)計實踐經(jīng)驗，總結(jié)并分享一些理念與方法。通過理論學習，我們了解到功耗主要分為動態(tài)功耗和靜態(tài)功耗兩大類。接下來，我們將深入探討動態(tài)功耗的計算公式，該公式由切換功耗和內(nèi)部功耗兩部分組成。其中，切換功耗的計算方法為：由此可知，動態(tài)功耗與頻率、關(guān)斷時的負載電容以及電壓的平方密切相關(guān)，成正比關(guān)系。換句話說，我們可以通過調(diào)整頻率、負載電容和電壓來控制動態(tài)功耗的大小。同時，內(nèi)部功耗的計算公式為：這里的tsc代表NMOS/PMOS內(nèi)部短路的時間，而Ipeak則涵蓋了整個短路電流與導通電流的總和。低功耗設(shè)計不僅是一套系統(tǒng)的理論，更涉及原理理解、代碼編寫、UPF應用、綜合流程規(guī)劃等多個環(huán)節(jié)。每個環(huán)節(jié)的細微改進，都能為整體功耗優(yōu)化帶來積極影響。因此，我們應當時刻關(guān)注并致力于每一個優(yōu)化細節(jié)，以實現(xiàn)更加節(jié)能高效的芯片設(shè)計。