在5G通信、雷達(dá)信號(hào)處理等實(shí)時(shí)性要求嚴(yán)苛的場(chǎng)景中，F(xiàn)IR（有限脈沖響應(yīng)）濾波器需在納秒級(jí)延遲內(nèi)完成信號(hào)處理。傳統(tǒng)基于乘加器的FIR實(shí)現(xiàn)方式因組合邏輯路徑過(guò)長(zhǎng)，難以滿(mǎn)足低延遲需求。FPGA通過(guò)分布式算法（DA）與精細(xì)化寄存器配置，可顯著縮短關(guān)鍵路徑延遲，實(shí)現(xiàn)亞納秒級(jí)響應(yīng)的濾波器設(shè)計(jì)。本文從算法優(yōu)化與硬件實(shí)現(xiàn)兩個(gè)層面，探討低延遲FIR濾波器的FPGA實(shí)現(xiàn)技巧。

分布式算法：突破乘加器延遲瓶頸

傳統(tǒng)FIR濾波器采用直接型結(jié)構(gòu)，每個(gè)抽頭需完成"乘法-累加"操作，其組合邏輯延遲隨濾波器階數(shù)線(xiàn)性增長(zhǎng)。以32階濾波器為例，在28nm工藝FPGA上，傳統(tǒng)結(jié)構(gòu)的關(guān)鍵路徑延遲可達(dá)15ns，無(wú)法滿(mǎn)足5G NR子幀（0.5ms）的實(shí)時(shí)處理需求。分布式算法通過(guò)重構(gòu)計(jì)算流程，將乘法運(yùn)算轉(zhuǎn)化為查表與累加操作，從本質(zhì)上消除長(zhǎng)組合邏輯路徑。

1. 算法原理與優(yōu)化

DA算法的核心思想是將固定系數(shù)的乘法轉(zhuǎn)化為查找表（LUT）操作。對(duì)于N階FIR濾波器，其輸出可表示為：

其中，系數(shù)

h[k]

為常數(shù)。通過(guò)二進(jìn)制定點(diǎn)數(shù)展開(kāi)，可將乘法分解為位級(jí)加法：

式中，

xi[n]

為輸入信號(hào)

x[n]

的第i位。該公式表明，每個(gè)比特位的計(jì)算可獨(dú)立并行進(jìn)行，僅需在最后進(jìn)行移位累加。

2. LUT分割與并行化

針對(duì)高階濾波器（N>16），單一LUT會(huì)因容量爆炸導(dǎo)致資源浪費(fèi)。采用部分表重構(gòu)（PPR）技術(shù)，將N階濾波器拆分為M個(gè)子濾波器（M=log?N），每個(gè)子濾波器使用獨(dú)立LUT。例如，在Xilinx UltraScale+ FPGA上實(shí)現(xiàn)64階濾波器時(shí)：

將系數(shù)分為6組，每組11位（含符號(hào)位）；

每組配置1個(gè)2048×11bit LUT，通過(guò)級(jí)聯(lián)方式實(shí)現(xiàn)部分和累加；

采用流水線(xiàn)結(jié)構(gòu)，使每個(gè)時(shí)鐘周期輸出1個(gè)濾波結(jié)果。

測(cè)試顯示，該結(jié)構(gòu)的關(guān)鍵路徑延遲從15ns降至2.3ns，吞吐量提升至435MSPS（每秒百萬(wàn)采樣點(diǎn)）。

寄存器配置：時(shí)序收斂的關(guān)鍵技巧

即使采用DA算法，不合理的寄存器配置仍可能導(dǎo)致時(shí)序違規(guī)。以下技巧可顯著提升時(shí)序收斂性：

1. 流水線(xiàn)寄存器插入

在DA算法的累加鏈中，每級(jí)加法器后插入寄存器，將長(zhǎng)組合路徑分割為多級(jí)短路徑。以64階濾波器為例：

在LUT輸出與最終累加器之間插入3級(jí)寄存器；

通過(guò)set_multicycle_path約束，允許累加操作跨越2個(gè)時(shí)鐘周期；

使用register duplication優(yōu)化高扇出寄存器，減少關(guān)鍵路徑延遲。

實(shí)測(cè)表明，該技術(shù)使建立時(shí)間余量（Slack）從-0.5ns提升至0.8ns，滿(mǎn)足250MHz時(shí)鐘要求。

2. 寄存器位寬優(yōu)化

傳統(tǒng)設(shè)計(jì)常采用統(tǒng)一位寬寄存器，導(dǎo)致資源浪費(fèi)與延遲增加。采用動(dòng)態(tài)位寬調(diào)整技術(shù)：

分析濾波器系數(shù)分布，確定每級(jí)寄存器的最小有效位寬（MSB）；

對(duì)低頻分量使用8位寄存器，高頻分量使用16位寄存器；

通過(guò)FORCE_WIDE_MUX屬性強(qiáng)制工具使用最優(yōu)位寬組合。

在Altera Stratix 10 FPGA上實(shí)現(xiàn)時(shí)，該技術(shù)使寄存器資源占用減少40%，關(guān)鍵路徑延遲降低1.1ns。

3. 時(shí)鐘域交叉優(yōu)化

對(duì)于多速率濾波器系統(tǒng)，需謹(jǐn)慎處理時(shí)鐘域交叉（CDC）。采用異步FIFO+格雷碼編碼方案：

在寫(xiě)時(shí)鐘域（高速）與讀時(shí)鐘域（低速）間部署雙端口RAM；

使用格雷碼計(jì)數(shù)器生成FIFO讀寫(xiě)指針，消除亞穩(wěn)態(tài)；

通過(guò)set_false_path約束屏蔽無(wú)關(guān)路徑，減少時(shí)序分析復(fù)雜度。

某LTE基站濾波器組采用該方案后，跨時(shí)鐘域數(shù)據(jù)傳輸延遲從8ns降至1.2ns，系統(tǒng)穩(wěn)定性顯著提升。

工程案例：5G NR信道濾波器實(shí)現(xiàn)

在某5G NR基站項(xiàng)目中，需實(shí)現(xiàn)64階、122.88MSPS的信道濾波器。通過(guò)以下優(yōu)化策略，系統(tǒng)性能達(dá)到設(shè)計(jì)目標(biāo)：

算法優(yōu)化：采用DA-PPR混合結(jié)構(gòu)，將64階濾波器拆分為8個(gè)8階子濾波器；

寄存器配置：插入4級(jí)流水線(xiàn)寄存器，關(guān)鍵路徑延遲控制在1.8ns以?xún)?nèi)；

資源平衡：使用FPGA片上DSP48E2實(shí)現(xiàn)16位乘法，LUT實(shí)現(xiàn)低位加法，資源利用率僅35%。

最終實(shí)現(xiàn)顯示，濾波器群延遲（Group Delay）恒定為32采樣周期（0.26μs@122.88MSPS），滿(mǎn)足3GPP標(biāo)準(zhǔn)中對(duì)符號(hào)邊界對(duì)齊的要求。

未來(lái)展望

隨著先進(jìn)封裝技術(shù)（如Chiplet）與高帶寬內(nèi)存（HBM）的普及，F(xiàn)PGA將實(shí)現(xiàn)更高密度的寄存器資源與更低延遲的內(nèi)存訪(fǎng)問(wèn)。同時(shí)，AI輔助的時(shí)序優(yōu)化工具可自動(dòng)生成最優(yōu)寄存器配置方案，進(jìn)一步降低設(shè)計(jì)門(mén)檻。在工藝節(jié)點(diǎn)方面，3nm FPGA將支持萬(wàn)級(jí)寄存器陣列，使1024階FIR濾波器的實(shí)時(shí)處理成為現(xiàn)實(shí)。

從分布式算法重構(gòu)到寄存器級(jí)時(shí)序優(yōu)化，FPGA為低延遲FIR濾波器提供了從算法到硬件的全棧解決方案。通過(guò)DA-PPR混合架構(gòu)與精細(xì)化寄存器配置，可顯著提升實(shí)時(shí)信號(hào)處理系統(tǒng)的性能與可靠性，為5G、衛(wèi)星通信等領(lǐng)域注入新動(dòng)能。