引言

　　現代雷達系統(tǒng)對頻率源的精度、分辨率、帶寬、轉換時間及頻譜純度等提出了越來越高的要求，性能卓越的頻率源均通過鎖相環(huán)頻率合成技術來實現，本文所討論的就是基于鎖相環(huán)路的同步原理，由一個高準確度、高穩(wěn)定度的參考晶體振蕩器，綜合出大量離散頻率的一種技術。由于ADF4108芯片的工作帶寬寬(最大帶寬8GHz)、集成度高，因此只需要少量的外圍電路就可以構成一個寬帶、低噪聲、低功耗、高穩(wěn)定度的X波段頻率合成器。該器件適用于高頻無線系統(tǒng)，如寬帶無線接入、衛(wèi)星通信、儀器儀表、無線局域網和無線射頻基站。ADF4108是較高的PLL頻率合成，該器件可用來實現無線接收器和發(fā)射系統(tǒng)中的上變頻和下變頻部分的本地振蕩頻率。

　　鎖相環(huán)頻率合成器的基本原理

　　鎖相環(huán)路(PLL)通常由鑒相器(PDF)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)和可變程序分頻器組成。鎖相環(huán)路是一個相位誤差控制系統(tǒng)，它比較輸入信號與壓控振蕩器輸出信號之間的相位差，產生一個對應于兩個信號相位差的誤差電壓，該電壓經處理后調整壓控振蕩器的頻率(相位)。當環(huán)路鎖定時，輸入信號與壓控振蕩器輸出信號頻差為零，相位差不再隨時間變化，此時誤差控制電壓為一固定值，壓控振蕩器輸出頻率與輸入信號頻率相等。鎖相環(huán)路的這一特點，使它在自動頻率控制中得到應用，以實現精確的頻率控制。環(huán)路在鎖定時要得到一定的控制電壓，則鑒相器必須有一個非零的輸出，即f0=fr，環(huán)路作用必須有相位差，相位差維持著兩信號的同步，使輸出信號頻率穩(wěn)定。鎖相環(huán)基本原理如圖1所示。

　　可變程序分頻器(N)的作用是使壓控振蕩器的輸出頻率經分頻后再與參考頻率進行相位比較，從而產生誤差控制電壓，并以誤差控制電壓來調整壓控振蕩器的相位。鎖相環(huán)路對高穩(wěn)定度的參考振蕩器(通常是晶體振蕩器)鎖定，環(huán)路串接可編程的程序分頻器，通過編程改變程序分頻器的分頻比R、N，從而獲得N/R倍參考頻率的穩(wěn)定輸出。頻率合成器輸出頻率f0與晶體振蕩器參考頻率fr的關系為:

　　其中，R是固定分頻比，N是程序(可變)分頻比，fr是晶振輸出的參考頻率，f0是頻率合成器的輸出頻率。

　　電路設計、噪聲分析及仿真

　　ADF4108主要由一個低噪聲數字鑒相器(PDF)、一個精密電荷泵、一個可編程參考分頻器、可編程A(6bit)及B(13bit)分頻計數器和一個雙模分頻器(P/P+1)構成。在這里，隨模式控制高、低電平的不同，雙模分頻器采用兩個不同的分頻模數P+1和P。雙模分頻器的輸出同時驅動兩個可編程分頻器，他們分別預置在A和B(A

　　壓控振蕩器輸出的信號經N次分頻后送入鑒相器中作為一路鑒相信號，參考晶振輸出的標準信號經參考分頻器R次分頻后送到鑒相器中作為另一路鑒相信號。鑒相器的輸出反映兩路鑒相信號相位誤差特性的電流序列脈沖，經電荷泵的作用輸入到低通濾波器中，低通濾波器將電流轉換成VCO的控制電壓，同時對噪聲及鑒相輸出的紋波等干擾進行抑制，鑒相器內部還有一個可編程延遲單元，用來控制翻轉脈沖的寬度，這個翻轉脈沖保證鑒相器的傳遞函數沒有死區(qū)，因此，降低了相位噪聲和參考雜散。VCO輸出與其輸入端控制電壓相應的工作頻率。

ADF4108最大的特點是工作在高頻，設計的鎖相環(huán)路具有寬帶寬，從而在X波段頻合器中省掉了倍頻器，消除了倍頻器帶來的諧波、雜波及噪聲干擾(倍頻器對系統(tǒng)的噪聲惡化公式為：10logN，其中N為倍頻次數，即每增加一倍頻率就會帶來3dB的噪聲)，這樣有利于簡化系統(tǒng)電路、提高系統(tǒng)性能及降低系統(tǒng)成本。ADF4108能通過芯片的數字串口接口對A、B、R及P等寄存器進行預置和改變，從而可方便地獲得不同的輸出頻率。其功能框圖如圖2所示。

　　噪聲分析

　　對于PLL整個系統(tǒng)而言，其總相位噪聲也是我們關心的一個重要問題，它和很多因素有關。

　　頻率合成器的相位噪聲和10logfPDF有關，對于每一個2fPDF頻率而言，其相位噪聲將減小3dB。然而VCO的輸出被分頻，它的相位噪聲符合20logN的規(guī)律(其中N為分頻比，N=BP+A)，因此，對每一個N=2值來說，將增加6dB相位噪聲。例如4fPDF頻率，fVCO除以4得到fOUT的輸出。一方面，在4fPDF的頻率下相位噪聲減少6dB;另一方面，因為fVCO除以4而增加了12dB的相位噪聲，總的結果將增加6dB的相位噪聲。

　　衡量PLL整個系統(tǒng)的相位噪聲，可用下面的表達式得到，PHTOTAL= PHSYNTH+20logN+10logfPDF，其中PHTOTAL為PLL整個系統(tǒng)的相位噪聲， PHSYNTH為PLL芯片自身的相位噪聲，20logN是一個和分頻比N有關的相位噪聲的增量，10logfPDF是一個和鑒相器輸入頻率fPDF有關的相位噪聲的增量。ADF4108在1Hz時產生-219dBc/Hz相位噪聲，在這里我們可根據給定的fPDF及PLL的輸出頻率求出PLL整個系統(tǒng)的相位噪聲PHTOTAL。例如，PLL輸入fVCO頻率為2.2GHz，fPDF為20MHz，則分頻比：N=2200MHz/20MHz=110

　　PHTOTAL=-219+20log110+10log20×106

　　=(-219+41+73)dBc/Hz

　　= -105dBc/Hz

　優(yōu)化設計及仿真

　　為了實現X波段的微波頻率合成器，設計時可以選用鎖相環(huán)芯片ADF4108與外部VCO和環(huán)路濾波器來進行設計。由于受到芯片頻帶的限制，通常在芯片基礎上需增加一個固定分頻器，通常稱之為固定前置分頻式單環(huán)頻率合成器，以便降低鎖相環(huán)芯片RFIN的輸入頻率。該方案的具體電路結構原理如圖3所示。

　　本設計將采用另外方法即外加混頻器進行下混頻方案，該設計保證了PLL系統(tǒng)中全相參且不引入前置分頻器的電源噪聲，同時還降低了的RFIN，稱之為雙環(huán)混頻式鎖相環(huán)頻率合成器，該方案具體電路結構原理如圖4所示(圖4中R為倍頻次數)。

　　ADF4108有一個簡單的SPI可兼容串聯(lián)讀寫接口，CLK、DATA和LE可控制數據傳輸，當LE(latch enable)為高電平時，在CLK的每個上升沿，已鎖入輸入內存的24 位數將被送入合適的緩存器。該系統(tǒng)工作速度是納秒級。這比有幾百微秒的鎖定時間的典型系統(tǒng)更能滿足要求，從而提高了鎖相環(huán)的鎖定速度。本設計采用CPLD進行控制，CPLD芯片中XC95288XL最快工作時間為10ns，并且具有較多的宏單元，可以快速實現對ADF4108芯片的串口控制?；祛l器選用成都亞光的HSPK68C，壓控振蕩器選用十三所的HE832K1，輸入采用進口的100MHz晶振，其相位噪聲可達-155dBc/Hz/kHz，100MHz的晶振經過二功分后，一路信號給梳譜發(fā)生器倍頻使其產生C波段信號，另外一路送ADF4108作為參考源頻率。該方案的具體電原理圖見圖5。

　使用ADI公司提供的專門針對4000系列的鎖相環(huán)芯片的仿真軟件ADI SimPLL，可對ADF4108器件進行仿真。該軟件本身提供有多種類型的環(huán)路濾波器，用戶可根據需要選擇濾波器，本設計為了不引入有源器件的電源噪聲，選用三階無源低通濾波器，輸入所選定的VCO特性參數，這樣，軟件可自動計算出環(huán)路的各個參數以及相位噪聲、鎖定時間等。圖6 是最終的仿真波形，由圖6 可見該方案設計的X波段頻率合成器在10GHz的輸出頻率上相位噪聲只有-105dBc/Hz/kHz，且入鎖時間只有2.5ms。

　　結語

　　由ADF4108芯片構成的X波段頻率合成器具有電路簡單、功耗低、工作帶寬大、相位噪聲低及控制靈活等優(yōu)點，搭配不同的外圍電路就可形成不同頻段的頻率合成器，在無線通信、電子偵查和雷達等系統(tǒng)中具有明顯的優(yōu)勢。