1  引言

                  
　　高靈敏度衛(wèi)星定位接收機主要由天線、射頻模塊、基帶模塊、pvt解算模塊與通信及應(yīng)用模塊組成。如圖1所示。

                                                                      圖1  接收機結(jié)構(gòu)框圖
                  
　　衛(wèi)星信號(中心頻率為gps、galileo l1波段1575.42mhz)通過天線(包括低噪放)和射頻模塊接收。其中射頻模塊將內(nèi)部16.368mhz的高精度tcxo時鐘經(jīng)過鎖相環(huán)96倍頻后將l1波段信號下變頻為4.092mhz模擬信號，并由該16.368mhz時鐘采樣，最后將4.092mhz的2位數(shù)字中頻信號傳給fpga模塊。為確保定位解算時間同步，同時將16.368mhz的時鐘作為fpga平臺的輸入時鐘。
           
　　基帶模塊fpga平臺將時鐘信號和數(shù)字信號進行相關(guān)運算處理，然后通過高速總線方式傳輸給pvt解算模塊進行位置解算，高速總線頻率為66mhz。
                  
　　由于上述信號頻率較高且作為高靈敏度接收機，接收靈敏度需達到－144dbm。后端通信及應(yīng)用模塊通過無線通信方式收到參考接收機的衛(wèi)星星歷等信息數(shù)據(jù)并將該信息通過串口傳輸給pvt解算模塊，大大提高接收機的捕獲靈敏度。高速的信號如果完整性沒有處理好，將直接干擾前端射頻信號，從而大大影響整個接收機的性能。在硬件設(shè)計中重點考慮基帶部分高速信號傳輸線的反射和串?dāng)_效應(yīng)，并通過pcb板的疊層設(shè)置和控制pcb線寬線距來解決產(chǎn)生的影響。
           
2  傳輸線理論分析
           
　　2.1 傳輸線阻抗
                  
　　傳輸線用于將信號從一端傳輸?shù)搅硪欢?。所有傳輸線都是由兩條一定長度的導(dǎo)線組成，其中一條為信號路徑，另一條為返回路徑。高速數(shù)字電路中傳輸線效應(yīng)主要表現(xiàn)為數(shù)字信號的過沖、下沖和振鈴現(xiàn)象。這些現(xiàn)象不僅會使數(shù)字信號傳輸發(fā)生錯誤，嚴重的情況還可能破壞部分芯片和降低其他功能模塊的性能。這三種現(xiàn)象產(chǎn)生的根本原因是由于信號沿互連線傳播時受到的瞬態(tài)阻抗發(fā)生變化。該類變化的大小可以用反射系數(shù)來說明。
反射系數(shù)式(2-1)
                  
　　z1表示信號最初所在區(qū)域的瞬態(tài)阻抗，z2表示信號進入?yún)^(qū)域的瞬態(tài)阻抗。由式(2-1)可知當(dāng)瞬態(tài)阻抗相同時，反射系數(shù)為0；瞬態(tài)阻抗差異越大，反射信號就越大。由此可見，在pcb設(shè)計時只要控制好整板的傳輸線(即重要高速信號走線)的阻抗，就能使信號反射盡可能地減小。

           
　　2.2 傳輸線串?dāng)_
                  
　　串?dāng)_指有害信號從一個網(wǎng)絡(luò)轉(zhuǎn)移到相鄰網(wǎng)絡(luò)。在pcb板中，我們通常把數(shù)據(jù)總線或者地址總線平行的點對點布線。當(dāng)這些總線從邏輯高到低電平切換時會產(chǎn)生串?dāng)_。通過疊加分析，串?dāng)_所產(chǎn)生的噪聲超過信號電壓擺幅的15％時，就會影響整個系統(tǒng)的穩(wěn)定性。所以對于總線上其中一條線對另一條靜態(tài)線之間的可容許耦合噪聲的分析將變的及其重要。邊緣場是引起串?dāng)_的根本原因。減小串?dāng)_的最主要途徑就是使網(wǎng)絡(luò)間的距離足夠遠，這樣可以把它們之間的邊緣場減小到可接受的水平。因此，在pcb設(shè)計時，總線的布線在結(jié)構(gòu)允許的范圍內(nèi)將線寬加大可以較顯著的減小傳輸線的串?dāng)_。
           
3  pcb板設(shè)計
           
　　3.1 電源、地平面分析和疊層分析
                  
　　電路板的地平面和疊層設(shè)計將直接影響整個板子的性能。高速信號電流總是沿著最小電感路徑前進，返回信號電流趨向于信號導(dǎo)體的附近，電流密度隨著其相互距離增加的平方而下降，因此地平面和疊層設(shè)計將會大大改善信號的串?dāng)_。考慮整板采用10層板設(shè)計，具體設(shè)計和設(shè)置如圖2所示。對于電源層和地線層，全板的主電源為3.3v和1.2v，其中還有5v數(shù)字電源、3.3v模擬電源和2.5v的數(shù)字電源。
           
　　3.3v為單獨一層電源，另一電源層分割成1.2v和5v兩塊。3.3v模擬電源和2.5v數(shù)字電源通過走線層來完成。

                                                     圖2  pcb板疊層及走線阻抗匹配設(shè)置圖
           
　　3.2 信號走線設(shè)置分析
                  
　　信號層考慮阻抗匹配，選用單線阻抗為50ω，差分線阻抗為100ω。通過candence allegro pcb si gxl軟件的layout cross section來設(shè)計?？紤]到機械尺寸匹配和物理承重等因素，整板厚度設(shè)計為2.1mm，并成對安排平面。該軟件能夠根據(jù)設(shè)置fr4介質(zhì)和銅箔的厚度，確定單線50ω阻抗和差分線100ω阻抗的各層走線寬度。
           
4  建模仿真
                  
　　在確定完地平面和疊層后，就可以進行建模和仿真。對于一個復(fù)雜的系統(tǒng)來說，對所有的信號進行仿真是不可能也是做不到的。提高系統(tǒng)性能的關(guān)鍵在于對某些特殊信號的仿真，做到在制板前能夠定量的了解和改善這些信號狀況，從而提高整個系統(tǒng)的性能。
                  
　　接收機中的fpga采用片外sdram存儲，時鐘頻率為100mhz。sdram模塊的時鐘線、地址線和數(shù)據(jù)線必須做仿真。由于數(shù)字總線采用64位寬，因此選用4片16bit的sdram芯片。

　　首先通過網(wǎng)上下載fpga stratix2和sdram pc256_sdr的ibis文件庫，將芯片資料導(dǎo)入工具后建立的模型如圖3所示。其中u35為fpga芯片，u36、u37、u38和u39為sdram芯片。對應(yīng)的tl1、tl2、tl3、tl4和tl5默認為pcb板上曼哈頓長度的微帶線。

                                                                圖3   ibis模型線路圖

                  
　　首先對時鐘線進行仿真，如圖4可以看到當(dāng)r206選為0歐姆電阻或者不使用匹配電阻時，此時的傳輸線特性阻抗為連續(xù)的50歐姆，阻抗不匹配，仿真的波形有反射且造成較大的失真。

                                                                 圖4  阻抗不連續(xù)波形圖
                  
　　根據(jù)上面提到的傳輸線反射理論，當(dāng)傳輸線阻抗不發(fā)生變化時，反射系數(shù)為0，因此將電阻r206阻值改為50歐姆后得到如圖5所示。

                                                          圖5  阻抗連續(xù)波形圖
                  
　　由此可見，當(dāng)傳輸線匹配的情況下，信號完整性很好，反射幾乎為0。
           
5  結(jié)束語
                  
　　該pcb板最終設(shè)計完成、調(diào)試通過，最終完成高靈敏度衛(wèi)星導(dǎo)航接收機的所有功能。在工程電路設(shè)計前對整個電路的分析把握尤為關(guān)鍵，是確保能夠順利完成的重要前提。對于高速數(shù)字電路部分必須對關(guān)鍵信號進行模擬仿真，這樣才能大大縮短產(chǎn)品的研發(fā)周期。