摘要：采用Verilog HDL語言作為硬件功能的描述，運用模塊化設計方法分別設計了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器，并結合現(xiàn)場可編程門陣列(FPGA)的特點，實現(xiàn)了一個可移植的UART模塊。該設計不僅實現(xiàn)了串行異步通信的主要功能，而且電路簡單，工作穩(wěn)定、可靠，可以將其靈活地嵌入到各個通信系統(tǒng)中。
關鍵詞：通用異步收發(fā)器；現(xiàn)場可編程門陣列；Verilog HDL；串行通信

    串行通信要求的傳輸線少，可靠性高，傳輸距離遠，被廣泛應用于計算機和外設的數(shù)據(jù)交換。通常都由通用異步收發(fā)器(UART)來實現(xiàn)串口通信的功能。在實際應用中，往往只需要UART的幾個主要功能，專用的接口芯片會造成資源浪費和成本提高。隨著FPGA／CPLD的飛速發(fā)展與其在現(xiàn)代電子設計中的廣泛應用，F(xiàn)PGA／CPLD功能強大、開發(fā)過程投資小、周期短、可反復編程、保密性好等特點也越來越明顯。因此可以充分利用其資源，在芯片上集成UART功能模塊，從而簡化了電路、縮小了體積、提高了可靠性，而且設計時的靈活性更大，周期更短。鑒于此本文提出了一種采用FPGA實現(xiàn)UART功能的方法，可以有效地解決上述問題。

1 UART的工作原理
    UART(Universal Asynchronous Receiver Transmitter，通用異步收發(fā)器)是廣泛使用的異步串行數(shù)據(jù)傳輸協(xié)議。在串行通信中，數(shù)據(jù)以字節(jié)為單位的字節(jié)幀進行傳送。發(fā)送端和接收端必須按照相同的字節(jié)幀格式和波特率進行通信。UART控制器所傳輸?shù)囊粠袛?shù)據(jù)包括1位起始位(低電平)、5～8位數(shù)據(jù)位、1位校驗位(可選)和停止位(可為1，1．5，2位)。起始位是字節(jié)幀的開始，使數(shù)據(jù)線處于邏輯0狀態(tài)，用于向接收端表明開始發(fā)送數(shù)據(jù)幀，起到使發(fā)送和接收設備實現(xiàn)同步的功能。停止位是字節(jié)幀的終止，使數(shù)據(jù)線處于邏輯1狀態(tài)。用于向接收端表明數(shù)據(jù)幀發(fā)送完畢。波特率采用標準速率9 600 b／s。數(shù)據(jù)在傳輸時，低位在前，高位在后。接收端檢測并確認起始位后，接收數(shù)據(jù)位。停止
位接收完畢后，向CPU發(fā)出中斷信號，同時將數(shù)據(jù)發(fā)送到計算機的8位數(shù)據(jù)總線上；發(fā)送數(shù)據(jù)時，先由CPU設置波特率，然后將8位并行數(shù)據(jù)加上起始位和停止位發(fā)送給外設。停止位發(fā)送完畢后，向CPU發(fā)出中斷信號。在數(shù)據(jù)發(fā)送和接收過程中，CPU可以通過控制信號來讀取UART的工作狀態(tài)，以便進行實時處理。

2 UART的模塊化設計
2．1 系統(tǒng)總體結構
    在大規(guī)模電路的設計中，廣泛采用層次化、結構化的設計方法。它將一個完整的硬件設計任務從系統(tǒng)級開始，劃分為若干個可操作的模塊，編制出相應的模型并進行仿真驗證，最后在系統(tǒng)級上進行組合。這樣在提高設計效率的同時又提高了設計質量，是目前復雜數(shù)字系統(tǒng)實現(xiàn)的主要手段，也是本文設計思想的基礎。按照系統(tǒng)功能進行劃分，UART主要由波特率發(fā)生器、接收模塊和發(fā)送模塊三大部分組成。在Maxp-lusⅡ仿真環(huán)境下，由各個子模塊進行綜合的系統(tǒng)總模塊如圖1所示。下面分別討論發(fā)送模塊、接收模塊和波特率發(fā)生器模塊的具體實現(xiàn)過程。

2．2 發(fā)送模塊
2．2．1 發(fā)送模塊及其功能
    發(fā)送模塊主要實現(xiàn)對并行數(shù)據(jù)的緩存、并串轉換，并把串行數(shù)據(jù)按照既定數(shù)據(jù)幀格式進行輸出。發(fā)送模塊的引腳如圖2所示，各引腳功能見表1。

    由CPU送來的待發(fā)送的并行數(shù)據(jù)，首先寫入發(fā)送緩沖器TBR[7．．0]。發(fā)送緩沖區(qū)中有數(shù)據(jù)待發(fā)送時，數(shù)據(jù)自動裝入移位寄存器TSR[7．．0]并自動完成串行數(shù)據(jù)的發(fā)送。首先傳送一位起始位0，然后根據(jù)幀結構中定義的數(shù)據(jù)長度，分別串行移出TSR[7．．0]中的數(shù)據(jù)，數(shù)據(jù)的低位在前，高位在后。當沒有數(shù)據(jù)發(fā)送的時候，SDO管腳保持高電平。
2．2．2 發(fā)送模塊功能仿真
    發(fā)送器功能仿真結果如圖3所示。二進制數(shù)11110000從引腳DIN[7．．0]并行輸入，當WRN為0時，啟動發(fā)送程序，計數(shù)器開始計數(shù)，使發(fā)送器將并行數(shù)據(jù)鎖存到發(fā)送緩沖器TBR[7．．0]，并通過發(fā)送移位寄存器TSR[7．．0]逐位移位發(fā)送串行數(shù)據(jù)至串行數(shù)據(jù)輸出端SDO。在數(shù)據(jù)發(fā)送過程中用輸出信號TBRE，TSRE作為標志信號。當一幀數(shù)據(jù)由發(fā)送緩沖器TBR[7．．0]送到發(fā)送移位寄存器TSR[7．．0]時，TBRE信號為1。由發(fā)送數(shù)據(jù)緩沖器傳給發(fā)送移位寄存器主要由信號TSRE控制。當TSRE為1時，表示發(fā)送移位寄存器TSR[7．．0]串行發(fā)送完畢；為0時表示還沒有發(fā)送完一幀數(shù)據(jù)。由仿真結果驗證了發(fā)送模塊的正確性。

2．3 接收模塊
2．3．1 接收模塊及其功能
    接收模塊的作用是把收到的串行數(shù)據(jù)轉換成并行數(shù)據(jù)進行輸出，并判斷收到的數(shù)據(jù)是否有錯。接收模塊的引腳如圖4所示，各引腳功能見表2。

    接收器進入準備接收數(shù)據(jù)狀態(tài)，不斷監(jiān)視串行輸入線RXD端，如果出現(xiàn)低電平，立刻啟動起始位檢測電路進行確認，一旦確認為接收到正確的起始位，則以波特率作為采樣時鐘，對每個數(shù)據(jù)位的中間位置采樣一次，并把采樣到的信息以移位方式送人接收移位寄存器RSR。接收到一幀數(shù)據(jù)位后，把串行數(shù)據(jù)轉化成并行數(shù)據(jù)，并進行奇偶校驗、停止位、中止態(tài)的檢查。接收完畢后，DAT_READ置1。
2．3．2 接收模塊功能仿真
    接收模塊功能仿真結果如圖5所示。二進制數(shù)11101010從引腳RXD串行輸入，接收器先要捕捉起始位，在RDN信號為0條件下，啟動接收程序，計數(shù)器開始計數(shù)，數(shù)據(jù)從RXD[7．．0]串行輸入，由接收移位寄存器RSR[7．．0]逐位移位接收，并在接收完成時傳送給接收緩沖寄存器RBR[7．．0]，最后接收緩沖寄存器RBR[7．．0]將接收的數(shù)據(jù)傳送至DOUT[7．．0]，由它并行輸出，同時輸出一個接收數(shù)據(jù)準備好信號DATA _RE標志數(shù)據(jù)接收完畢。

2．4 波特率發(fā)生器模塊
2．4．1 波特率發(fā)生器模塊及其功能
    波特率發(fā)生器模塊主要用于產生接收模塊和發(fā)送模塊的時鐘頻率，其實質就是一個分頻器，可以根據(jù)給定的系統(tǒng)時鐘頻率和要求的波特率算出波特率分頻因子，作為分頻器的分頻數(shù)。波特率發(fā)生器產生的時鐘頻率CLK16X不是波特率時鐘頻率CLK，而是波特率時鐘頻率CLK的16倍。波特率發(fā)生器模塊的引腳如圖6所示，其功能如表3所示。

2．4．2 波特率發(fā)生器功能仿真
    UART在發(fā)送或接收數(shù)據(jù)時，使用的時鐘信號頻率f是波特率(b=9 600 b／s)的16倍，由外部系統(tǒng)時鐘進行16分頻得到。UART每16個波特時鐘發(fā)送或接收一個二進制位，設計中采用的晶振頻率c=25 MHz，那么波特率發(fā)生器輸出的時鐘信號周期為：
   
    波特率發(fā)生器的功能仿真如圖7所示。

    本設計用晶振為25 MHz，由公式可得出輸出波形的半個周期應為k／2，即81倍的輸入時鐘周期，仿真結果驗證了波特率發(fā)生器模塊的正確性。

3 結語
    UlART是廣泛使用的串行數(shù)據(jù)通信電路，因其要求的傳輸線少，可靠性高，傳輸距離遠，所以系統(tǒng)間互聯(lián)常采用異步串行通信接口方式。本文用Verilog HDL語言，結合有限狀態(tài)機的設計方法實現(xiàn)了UART的功能，將其核心功能集成到FPGA上，使整體設計緊湊、小巧，實現(xiàn)的UART功能穩(wěn)定、可靠；同時，利用有限狀態(tài)機的方法具有結構模式直觀簡單，設計流程短，程序層次分明，易綜合，可靠性高等優(yōu)點，必將在EDA技術中發(fā)揮重要作用。