摘要：提出一種以現(xiàn)場可編程門陣列(FPGA)為硬件核心的鋼絲繩漏磁無損檢測系統(tǒng)設(shè)計(jì)方案，設(shè)計(jì)了外圍電路并對嵌入式IP軟核進(jìn)行了配置，利用C語言和VHDL硬件描述語言編寫了檢測系統(tǒng)軟件程序。實(shí)驗(yàn)表明該系統(tǒng)具有功耗低、運(yùn)算能力強(qiáng)、精度高、便于攜帶等優(yōu)點(diǎn)。
關(guān)鍵詞：現(xiàn)場可編程門陣列；漏磁；嵌入式；IP軟核

    漏磁檢測技術(shù)是一種重要的無損檢測方法。主要應(yīng)用于工業(yè)，如輸油氣管路、儲油罐底板、鋼絲繩、鋼板、鋼管等鐵磁性材料的檢測，包括表面和近表面的腐蝕、裂紋、氣孔、凹坑、夾雜等缺陷的檢測，也可用于鐵磁性材料的測厚。
    漏磁檢測均需在設(shè)備現(xiàn)場進(jìn)行，因此對于檢測設(shè)備的體積、重量、精度等參數(shù)均有較高要求。文中提出一種基于現(xiàn)場可編程門陣列(FPG A，F(xiàn)ield Programmable Gate Array)的漏磁無損檢測系統(tǒng)，該系統(tǒng)采用FPGA為硬件核心，依靠FPGA的快速運(yùn)算能力，減少檢測時(shí)間，提高檢測精度，并且FPGA功耗較低，有利于設(shè)備小型化，使之能夠?qū)崿F(xiàn)在線檢測的要求。

1 系統(tǒng)工作原理與硬件設(shè)計(jì)
    系統(tǒng)通過勵磁裝置對被測鋼絲繩進(jìn)行磁化，利用聚磁回路加強(qiáng)漏磁場強(qiáng)度，磁敏傳感器探測漏磁信號；由數(shù)據(jù)處理模塊實(shí)現(xiàn)抑制噪聲，增大微弱信號幅度，并通過對采集信號進(jìn)行相關(guān)運(yùn)算，提取有用信號，根據(jù)信號中包含的有效信息，判斷出鋼絲繩的損壞程度；同時(shí)可由數(shù)據(jù)輸出模塊顯示、存儲并傳輸所需信息。本系統(tǒng)硬件電路設(shè)計(jì)包括外圍硬件電路搭接和嵌入式軟核的配置兩大部分。系統(tǒng)外觀如圖1所示。

1．1 總體硬件電路設(shè)計(jì)
    系統(tǒng)采用的FPGA芯片是altera公司出品的CycloneⅡ系列的EP2C35。基本硬件電路組成主要包括信號預(yù)處理電路、位置編碼器、A／D采集轉(zhuǎn)換電路、FPGA系統(tǒng)、存儲器及USB電路、人機(jī)接口電路。系統(tǒng)結(jié)構(gòu)如圖2所示。

1．2 數(shù)據(jù)預(yù)處理電路
    鋼絲繩工作現(xiàn)場環(huán)境惡劣，檢測系統(tǒng)會受到多種干擾的影響，并且漏磁信號極其微弱。為了獲取較理想的漏磁信號，設(shè)計(jì)中采用多路檢測探頭采集信號，并經(jīng)過放大濾波、A／D轉(zhuǎn)換、FIR數(shù)字濾波預(yù)處理階段。信號處理流程如圖3所示。

    放大電路選用集成運(yùn)放LM358差動輸入方式，模擬濾波電路采用帶通濾波方式。其應(yīng)用電路如圖4所示。
    FIR數(shù)字濾波器用過配置NIOS IP軟核實(shí)現(xiàn)其功能。設(shè)計(jì)中使用Matlab軟件中的FDATOOL工具和Quartus軟件中的FIR Megacore工具共同完成FIR濾波器的配置。首先使用FDATOOL工具進(jìn)行FIR濾波器設(shè)置，完成濾波器參數(shù)配置，并通過仿真驗(yàn)證濾波器性能。仿真合格后，將設(shè)置好的濾波器參數(shù)通過FIR Megacore導(dǎo)入Quartus軟件，根據(jù)導(dǎo)入的濾波器參數(shù)完成FRI濾波器的配置，并生成IP軟核。
1．3 A／D采集轉(zhuǎn)換電路
    A／D采集轉(zhuǎn)換電路是系統(tǒng)信號的唯一來源，直接關(guān)系到對所測鋼絲繩問題的判斷。經(jīng)測試，系統(tǒng)采用AD9220芯片。為減小電源及外部電磁干擾(EMI)對輸入信號的影響，設(shè)計(jì)中采用差分輸入方式。系統(tǒng)中采用了ADI公司生產(chǎn)的AD8138差分轉(zhuǎn)換芯片。當(dāng)驅(qū)動差分時(shí)，AD工作在最好的狀態(tài)，信號失真較小。其應(yīng)用電路如圖5所示。

    差分轉(zhuǎn)換芯片AD8138的正輸出和負(fù)輸出(VinA和VinB)均通過阻值為49．9 Ω的電阻(圖中為R8和R11)連接到AD9220的差分輸入端，其作用是減小AD9220前端轉(zhuǎn)換電容的影響。為避免AD8138自激，必須保證AD8138差分正輸出和負(fù)輸出匹配，即兩邊的電阻值大致相等。設(shè)計(jì)中AD92 20采用單電源+5 V供電，而AD9220的CML管腳輸出電壓為電源電壓的一半。通過連接AD9920CML端和AD8138共模端，可為AD8138共模端(圖中為端)提供2．5 V電壓。AD9220應(yīng)用電路如圖6所示。

1．4 嵌入式軟核的配置
    利用FPGA強(qiáng)大的運(yùn)算能力，設(shè)計(jì)中采用基于嵌入IP軟核的SOPC系統(tǒng)，只需在SOPC Builder開發(fā)工具中分別配置SRAM、SDRAM、FLASH、串行通信接口、USB接口等器件，即可實(shí)現(xiàn)相應(yīng)功能。
    通過對各部分軟核配置，搭建系統(tǒng)電路如圖7所示。

    經(jīng)編譯無誤后，用QuartusⅡ軟件將系統(tǒng)IP核燒寫入芯片中，完成系統(tǒng)硬件設(shè)計(jì)。

2 系統(tǒng)軟件設(shè)計(jì)
    系統(tǒng)軟件分為時(shí)間調(diào)度、應(yīng)用層數(shù)據(jù)、界面管理程序、采集調(diào)度程序4部分。時(shí)間調(diào)度在設(shè)置軟核建立簡單的中斷方式，時(shí)間為50 ms，為系統(tǒng)提供時(shí)間調(diào)度資源；應(yīng)用層數(shù)據(jù)是原始數(shù)據(jù)的采集；界面管理程序包括顯示程序，鍵盤處理程序，基本繪圖等程序；采集調(diào)度程序主要實(shí)現(xiàn)采集信號的數(shù)據(jù)調(diào)度以及異常情況的報(bào)警。系統(tǒng)軟件結(jié)構(gòu)如圖8所示。

    在QuartusII軟件開發(fā)平臺上采用混合編輯的方法完成VHDL硬件語言程序設(shè)計(jì)。包括編碼器初始化、A／D采集轉(zhuǎn)換電路軟件設(shè)計(jì)、雙口RAM軟件編程、串行存儲器軟件設(shè)計(jì)、信息調(diào)度模塊的軟件設(shè)計(jì)。使用C語言完成初始化主模塊init_app和菜單主模塊lcd_main的編寫。其中菜單主模塊包含了管理主模塊和更新維護(hù)主模塊。管理主模塊由曲線及瞬時(shí)值顯示功能模塊、報(bào)警功能模塊、信息調(diào)度功能模塊和SD卡存儲功能模塊構(gòu)成。更新維護(hù)主模塊包含更新維護(hù)程序，并完成參數(shù)配置功能。

3 實(shí)驗(yàn)結(jié)果及分析
    對該系統(tǒng)性能進(jìn)行實(shí)驗(yàn)，通過系統(tǒng)調(diào)校，設(shè)置檢測閾值，超出閾值的信號峰值即可認(rèn)定鋼絲繩有破損。實(shí)驗(yàn)結(jié)果如圖9所示。

4 結(jié)束語
    通過實(shí)驗(yàn)室和現(xiàn)場測試，該系統(tǒng)均能滿足使用要求。在檢測精度及檢測速度方面均有較大提高，這得益于FPGA系統(tǒng)強(qiáng)大的運(yùn)算能力。通過對相關(guān)檢測參數(shù)的現(xiàn)場修改，可滿足多種不同規(guī)格鋼絲繩的在線無損檢測，極大提高了工作現(xiàn)場的安全指標(biāo)。