在信號處理過程中，經(jīng)常采用DSP+FPGA協(xié)同處理的方法。是因?yàn)镈SP雖然可以實(shí)現(xiàn)較高速率的信號采集，但其指令更適于實(shí)現(xiàn)算法而不是邏輯控制，其外部接口的通用性較差。而FPGA時(shí)鐘頻率高、內(nèi)部延時(shí)小，全部控制邏輯由硬件完成，速度快、效率高，適合于大數(shù)據(jù)量的傳輸控制，可以集成外圍控制、譯碼和接口電路，在高速數(shù)據(jù)采集方面有著DSP以及單片機(jī)無法比擬的優(yōu)勢，但缺點(diǎn)是難以實(shí)現(xiàn)一些復(fù)雜的算法。因此，若采用DSP+FPGA協(xié)同處理的方法，便可以使DSP的高速處理能力與FPGA的高速、復(fù)雜的組合邏輯和時(shí)序邏輯控制能力相結(jié)合，達(dá)到互補(bǔ)，使系統(tǒng)發(fā)揮最佳性能。

在目前的信號采集及測試系統(tǒng)中，由于應(yīng)用背景的復(fù)雜，經(jīng)常需要對多路信號進(jìn)行采集，有的甚至需要對多路單端及差分信號進(jìn)行采集，在某些情況下，為測試分析的方便，還需要對采樣率進(jìn)行改變。文中介紹了一種采用DSP+FPGA協(xié)同處理的方法，并主要利用ADS8517這一A/D轉(zhuǎn)換芯片來實(shí)現(xiàn)多路可以選擇單端或差分輸入的信號采集系統(tǒng)的設(shè)計(jì)方法。

1 系統(tǒng)實(shí)現(xiàn)功能

該系統(tǒng)可以實(shí)現(xiàn)32個(gè)通道單端信號或16個(gè)通道差分信號的采集輸入，由DSP控制輸入信號是單端信號還是差分信號，以及各自使能輸入的通道，其中單端信號最多使能輸入32個(gè)通道，差分信號最多使能輸入16個(gè)通道。A/D在各個(gè)使能通道間采用類似時(shí)分復(fù)用的方法進(jìn)行輪尋采樣，A/D采樣頻率200 kHz，DSP可設(shè)置采樣率分頻值，對采樣率進(jìn)行改變，假如DSP設(shè)置采樣分頻值為D，使能輸入通道數(shù)為N，則每個(gè)通道實(shí)際采樣率為200 kHZ/(D·N)。

2 系統(tǒng)硬件設(shè)計(jì)

根據(jù)以上功能要求，整個(gè)系統(tǒng)的設(shè)計(jì)思路如圖1所示。其中DSP采用TI公司的TMS3206713B，F(xiàn)PGA采用Altera公司的CycloneIII系列，A /D采用TI公司的ADS8517。ADS8517的主要性能：(1)16位分辨率;(2)采樣頻率：200 kHz;(3)模擬輸入范圍±10 V;(4)輸出有串行和并行兩種方式。

在整個(gè)系統(tǒng)中，F(xiàn)PGA根據(jù)DSP對各個(gè)通道是單端或者差分的設(shè)置，以及各個(gè)通道使能與否和采用率分頻值的設(shè)置，控制ADS8517以及多路選擇器，將A/D輸入的數(shù)據(jù)以及其對應(yīng)的通道存入一個(gè)FIFO中，當(dāng)FIFO半滿時(shí)向DSP發(fā)送中斷，由DSP讀取FIFO中A/D的采樣數(shù)據(jù)及其對應(yīng)的通道號?？梢钥闯?，設(shè)計(jì)重點(diǎn)主要集中在多路選擇器的設(shè)計(jì)以及FPGA中硬件邏輯的設(shè)計(jì)。

2.1 多路選擇模塊設(shè)計(jì)

根據(jù)系統(tǒng)要實(shí)現(xiàn)的功能，多路選擇模塊的設(shè)計(jì)采用如圖2所示的設(shè)計(jì)思路，其中16選1多路器和4選1多路器分別采用ADI公司的ADG1206和ADG1204。由FPGA控制這些多路選擇器來選擇通道以及單端/差分模式，在設(shè)計(jì)選擇差分信號時(shí)，為方便，只支持A0～A15通道和A16～A31通道依次對應(yīng)的差分，而不支持A0～A15通道中任意一個(gè)通道和A16～A31通道中任意一個(gè)通道的差分。

2.2 FPGA部分的設(shè)計(jì)

由于DSP數(shù)據(jù)總線為32位雙向總線，所以在FPGA中需要設(shè)計(jì)一個(gè)總線的三態(tài)控制器，來控制總線的輸入輸出，這部分設(shè)計(jì)較簡單，模式相對固定，應(yīng)用已成熟。

對于DSP發(fā)出的各個(gè)通道單端/差分控制，各個(gè)通道使能控制以及采樣率分頻值設(shè)置這些控制信息，由在FPGA中開辟出的3個(gè)32位寄存器來存儲。通道單端/差分控制寄存器和通道使能寄存器的定義如表1和表2所示，采樣率分頻值設(shè)置寄存器中的32位無符號2進(jìn)制整數(shù)表示相應(yīng)的分頻值。

當(dāng)DSP的控制信息設(shè)置好以后，根據(jù)通道單端/差分控制寄存器以及通道使能控制寄存器中的內(nèi)容，建立一個(gè)使能通道索引表，索引表中字的個(gè)數(shù)等于使能的通道數(shù)，每一個(gè)字的字長為6位，依次將使能的通道號轉(zhuǎn)換成二進(jìn)制無符號數(shù)后放入表中各個(gè)字的低5位，每個(gè)字的高位記錄相應(yīng)的通道是單端還是差分，‘0’表示單端，‘1’表示差分。

設(shè)計(jì)采用ADS8517并行輸出的工作模式，按照圖3所示的并行輸出方式時(shí)序圖對其進(jìn)行控制，其中

和BYTE信號為ADS8517的輸入控制信號，

的下降沿表示一次采樣的開始，

為高電平時(shí)表示可以讀取A/D的輸出數(shù)據(jù)，輸出為并行8位輸出，當(dāng)BYTE信號為低電平時(shí)輸出高8位，反之則輸出低8位，從而完成16位分辨率的輸出。

為ADS8517輸出信號，為低電平時(shí)則表示本次A/D轉(zhuǎn)換正在進(jìn)行，為高電平時(shí)表示本次轉(zhuǎn)換完成，因此當(dāng)

和

同時(shí)為高電平時(shí)，便可以讀取本次A/D采樣轉(zhuǎn)換后的數(shù)據(jù)。

ADS8517控制以及通道切換控制模塊在按照圖3所示的時(shí)序控制過程中，要根據(jù)采樣率分頻值設(shè)置寄存器中的值控制兩次采樣之間的時(shí)間間隔，即控制兩個(gè)相鄰

信號下降沿之間的時(shí)間間隔，從而改變采樣率。在控制多路選擇模塊進(jìn)行通道切換時(shí)，根據(jù)建立的索引列表依次切換通道，切換要在圖3中兩個(gè)相鄰

信號低脈沖之間進(jìn)行，這樣才能確保當(dāng)A/D采樣時(shí)，通道已經(jīng)切換完畢，輸入信號已穩(wěn)定，從而保證采樣的準(zhǔn)確性。

除此之外，在FPGA中開辟一個(gè)字長為32位的FIFO，低16位存入A/D采樣的數(shù)據(jù)，高16位存入該數(shù)據(jù)對應(yīng)的通道號，F(xiàn)IFO半滿，則給DSP發(fā)中斷，由DSP將A/D采樣后的數(shù)據(jù)讀出，以便后續(xù)處理。要注意的是，F(xiàn)IFO深度不能設(shè)置得太淺，否則會很快達(dá)到半滿，導(dǎo)致DSP對中斷響應(yīng)不過來。

3%20結(jié)果驗(yàn)證

按照以上設(shè)計(jì)思路，完成硬件電路、FPGA內(nèi)邏輯和DSP的程序設(shè)計(jì)，使用QuartusII中的在線邏輯分析儀SignalTapII%20Logic%20%20Analyzer對結(jié)果進(jìn)行采樣分析，圖4所示為在DSP設(shè)置使能通道為30和31，并且均為單端的條件下采到的結(jié)果，與期望結(jié)果一致，類似這樣通過多次改變控制條件采樣分析發(fā)現(xiàn)，該系統(tǒng)可以正確地實(shí)現(xiàn)之前所描述的功能，從而驗(yàn)證了該設(shè)計(jì)的合理正確性。

4 結(jié)束語

由于DSP+FPGA協(xié)同工作平臺的優(yōu)越性，使其在信號處理中的應(yīng)用越來越廣泛。文中介紹了一種基于DSP+FPGA的平臺，并利用ADS8517構(gòu)成的一個(gè)具有多通道單端/差分的A/D信號采集系統(tǒng)。該系統(tǒng)的使能通道數(shù)可選，單端/差分方式可設(shè)置，采樣率可改變，機(jī)動靈活，可以應(yīng)用在諸多信號采集以及測試系統(tǒng)中。