在現(xiàn)代電子系統(tǒng)中，數(shù)字化和集成化成為發(fā)展的必然趨勢，電子設計自動化(EDA)技術已經(jīng)逐漸成為電子系統(tǒng)設計的主要方向和潮流，傳統(tǒng)的數(shù)字系統(tǒng)沒計方法已經(jīng)逐漸被淘汰。作為電子工程師和系統(tǒng)設計人員學習、掌握相關知識和技術已勢在必行。EDA就是利用計算機設計電子電路和系統(tǒng)的軟件工具，極大地提高了電路設計的效率和可靠性。減輕了設計者的勞動強度。它的實現(xiàn)是與可編程邏輯器件CPLD/FPGA(ComplexPro—grammableLogicDevice/FieldProgrammableGateArray)技術的迅速發(fā)展息息相關的。這一類器件可以通過軟件編程對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，打破了軟硬件之間的屏障。美國Altera公司推出的發(fā)展較完善的MAX+Plush軟件就是用于開發(fā)CPLD的EDA軟件工具，它界面友好。易學易用并具無可比擬的靈活性和高效性。

1. MAX+Plusll軟件開發(fā)平臺介紹

設計CPLD時可以利用Altera公司提供的免費基本版MAX+PlusIll0。2軟件實現(xiàn)。此軟件可通過Altera公司網(wǎng)站免費下載。

MAX+Plush軟件的設計流程分四步。即設計輸入、設計編譯、設計驗證和器件編程。

①設計輸入。MAX+Plush軟件的設計輸入的方法有多種，主要包括：

原理圖輸入方式：這種輸入方式多用于不太復雜的系統(tǒng)設計中，對于我們的頻率計設計就可以采用。因為用此方式不但方便也很直觀。

文本設計輸入方式：文本設計文件可以使用AHDL語言、VHDL語言、VerilogHDL語言。三種都是硬件描述語言，每種都有其各自的特點。

波形輸入方式：設計者根據(jù)建立的輸入，輸出波形生成邏輯關系，本設計將不使用這種輸入方式，但可以利用波形關系進行設計驗證。

②設計編譯。MAX+P1usII提供了一個全集成編譯器，編譯過程經(jīng)歷網(wǎng)表提取，數(shù)據(jù)庫建立，邏輯綜合，資源分配，適配，時序仿真網(wǎng)表文件提取，裝配等環(huán)節(jié)。生成一系列標準文件，若在其中某個環(huán)節(jié)出現(xiàn)錯誤，編譯器會停止編譯，告訴你錯誤出現(xiàn)的位置及原因。

③設計驗征。MAX+Plush還有時序分析，功能仿真，輸入輸出波形分析等功能，以幫助驗證設計的正確性。

④器件編程。對設計文件編譯。仿真后，將設計的項目下載(或稱為配置)到所選器件上的過程。

2. 數(shù)字電路設計

PLD設計中，原理圖輸入比較直觀。效率高，但設計大規(guī)模CPLD時顯得很繁瑣。當進行大規(guī)模CPLD設計時通常選擇文本輸入方式。如前所述，文本輸入有AHDL、VHDL、VerilogHDL三種語言，我們選擇其中VHDL語言簡單介紹給大家。VHDL語言硬件描述能力很強。同樣是基于英語的一種編程語言。類似其他高級編程語言。只要有一定英語知識，就會很容易掌握并理解VHDL語言的描述。

(1)電路功能描述

利用VHDL語言設計一個簡單的數(shù)字電路。原理框圖如圖1所示，該電路用于計數(shù)電路之前的控制信號產(chǎn)生，功能要求是對外部電路產(chǎn)生送入的clk(8Hz)信號進行計數(shù)，輸出信號送入控制電路周期性地產(chǎn)生3個信號控制后級計數(shù)電路，這三個信號分別是：

①閘門信號CS，也稱計數(shù)控制信號：控制計數(shù)模塊的計數(shù)和⋯停止計數(shù)，計數(shù)控CS的高電平部分正好是1秒，CS的低電平部分是計數(shù)模塊停止計數(shù)時間。

②鎖存信號lock：當計數(shù)模塊在1秒時間計數(shù)結(jié)束后產(chǎn)生一個送數(shù)信號，即把計數(shù)信號送進鎖存器，高電平有效。

③清零信號clr：在每次計數(shù)模塊開始計數(shù)前，清除模塊內(nèi)原先的計數(shù)值，使其為零，同樣是高電平有效。