摘要：本應(yīng)用筆記介紹如何對(duì)Maxim的DS314xx時(shí)鐘同步IC進(jìn)行現(xiàn)場(chǎng)升級(jí)，使其接受并鎖定至1Hz輸入時(shí)鐘信號(hào)。文章探討了少數(shù)情況下對(duì)1Hz時(shí)鐘監(jiān)測(cè)功能及系統(tǒng)軟件支持的需求?；谶@些考慮，系統(tǒng)利用DS314xx器件構(gòu)建標(biāo)準(zhǔn)的時(shí)鐘同步功能，能夠支持1Hz及更高頻率的輸入時(shí)鐘。

　　引言

　　Maxim的DS314xx系列時(shí)鐘同步IC是功能強(qiáng)大、設(shè)計(jì)靈活的同步時(shí)鐘方案，理想用于電信系統(tǒng)。這些器件最初設(shè)計(jì)用于鎖定至2kHz至750MHz的輸入時(shí)鐘頻率，該頻率范圍滿足大多數(shù)電信系統(tǒng)的需要。然而，電信系統(tǒng)偶爾還要求與1Hz或1PPS （每秒一個(gè)脈沖）輸入時(shí)鐘信號(hào)同步。這樣的定時(shí)信號(hào)可能來(lái)自GPS接收機(jī)或IEEE? 1588等從設(shè)備。

　　為了滿足這一應(yīng)用需求，Maxim為DS314xx系列產(chǎn)品開(kāi)發(fā)了1Hz初始化升級(jí)方案，該方案支持在系統(tǒng)軟件升級(jí)。利用該配置，DS314xx器件中的DPLL可直接鎖定至1Hz信號(hào)，并且能夠在1Hz時(shí)鐘和更高頻率時(shí)鐘之間進(jìn)行無(wú)縫切換。Maxim已經(jīng)在實(shí)驗(yàn)室對(duì)DS31400升級(jí)系統(tǒng)進(jìn)行驗(yàn)證，確認(rèn)其滿足ITU-T G.813選項(xiàng)1和2、ITU-T G.8262選項(xiàng)1和2、Telcordia GR-1244-CORE stratum 3等對(duì)時(shí)鐘同步的要求，并滿足Telcordia GR-253-CORE的同步要求。用戶可申請(qǐng)相應(yīng)的測(cè)試報(bào)告。

　　本應(yīng)用筆記包含以下內(nèi)容：

　　●DS314xx工作在1Hz輸入時(shí)鐘下的設(shè)置要求

　　●DS314xx鎖定至1Hz輸入時(shí)鐘時(shí)，對(duì)幾個(gè)相關(guān)寄存器字段的重新定義

　　●1Hz輸入時(shí)鐘的外部監(jiān)測(cè)需求

　　●系統(tǒng)軟件對(duì)標(biāo)準(zhǔn)兼容性的支持需求

　　本應(yīng)用筆記假設(shè)讀者已經(jīng)具備電信系統(tǒng)中時(shí)鐘同步的相關(guān)知識(shí)，且至少了解一款Maxim的DS314xx時(shí)鐘同步IC。

　　設(shè)置要求

　　振蕩器

　　對(duì)1Hz輸入沒(méi)有特殊要求。使用沒(méi)有1Hz輸入時(shí)鐘設(shè)計(jì)中的相同TCXO或OCXO。Maxim的兼容性測(cè)試采用TCXO。

　　1Hz初始化腳本

　　必須對(duì)DPLL進(jìn)行修改，使其能夠工作在1Hz輸入時(shí)鐘。須執(zhí)行初始化文件DS314xx_1Hz.mfg中列出的寫(xiě)操作，配置DPLL工作于1Hz輸入時(shí)鐘。該腳本可從DS31400網(wǎng)頁(yè)下載（技術(shù)文檔標(biāo)簽頁(yè)，軟件/模型欄的下方）。該腳本適用于任何DS314xx器件。

　　輸入時(shí)鐘鎖定頻率

　　對(duì)于1Hz輸入，設(shè)置ICCR1.LKFREQ=0xE。

　　1Hz初始化腳本將之前未使用的0xE譯碼為1Hz。

　　禁用1Hz輸入時(shí)鐘監(jiān)測(cè)

　　DS314xx輸入時(shí)鐘監(jiān)測(cè)邏輯不是為1Hz輸入時(shí)鐘設(shè)計(jì)的。因此，必須對(duì)每個(gè)1Hz輸入時(shí)鐘禁用以下功能：

　　頻率監(jiān)測(cè)硬件限制（ICCR2.HARDEN=0）

　　總體頻率監(jiān)測(cè)（ICCR2.FREN=0）

　　采用“漏桶累加器”進(jìn)行活動(dòng)監(jiān)測(cè)（ICLBS=0）

　　DS314xx器件可監(jiān)測(cè)kHz和MHz量級(jí)的輸入時(shí)鐘。

　　DPLL設(shè)置

　　為了滿足ITU-T G.813 SEC、ITU-T G.8262 EEC或Telcordia GR-1244 stratum 3時(shí)鐘同步要求，必須對(duì)DPLL進(jìn)行以下設(shè)置：

　　DPLLCR6.AUTOBW=0

　　DPLLCR6.LIMINT=1 （復(fù)位默認(rèn)值）

　　DPLLCR1.UFSW=1

　　DPLLCR4.LBW=00111 （將帶寬設(shè)置為0.06Hz或更低）

　　DPLLCR6.PBOEN=1 （復(fù)位默認(rèn)值）

　　DPLLCR5.FLEN=0

　　此外，建議進(jìn)行如下設(shè)置：

　　HRDLIM[15:0]=421Eh，DPLL頻率限制為±9.5ppm

　　DPLLCR5.FLLOL=1 （復(fù)位默認(rèn)值），達(dá)到HARDLIM時(shí)導(dǎo)致DPLL失鎖

　　DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均

　　DS314xx_1Hz.mfg初始化腳本對(duì)DS314xx IC的DPLL1進(jìn)行配置，滿足上述必要設(shè)置和推薦配置。

　　鎖定至1Hz輸入時(shí)鐘時(shí)重新定義寄存器字段

　　PHASE字段

　　DPLL鎖定至1Hz輸入時(shí)鐘時(shí)，PHASE字段被重新定義，單位為納秒，分辨率為1ns。DPLL鎖定至kHz或MHz量級(jí)的輸入時(shí)鐘時(shí)，PHASE寄存器說(shuō)明請(qǐng)參考數(shù)據(jù)資料。

　　FINELIM和COARSELIM字段

　　DPLL鎖定至1Hz輸入時(shí)鐘時(shí)，F(xiàn)INELIM字段沒(méi)有任何意義，必須將其忽略。COARSELIM字段規(guī)定DPLL的相位限制。此外，COARSELIM被重新定義，所以DPLL的相位門(mén)限為2COARSELIM × 32ns。一旦PHASE字段的數(shù)值超過(guò)該相位門(mén)限，PLL1SR或PLL2SR中的PALARM狀態(tài)置位。DPLL狀態(tài)機(jī)則立即轉(zhuǎn)換至失鎖狀態(tài)。DPLL鎖定至kHz或MHz輸入時(shí)鐘時(shí)，F(xiàn)INELIM和COARSELIM字段說(shuō)明請(qǐng)參考數(shù)據(jù)資料。

　　1Hz信號(hào)的外部監(jiān)測(cè)要求

　　外部監(jiān)測(cè)

　　DS314xx輸入時(shí)鐘監(jiān)測(cè)邏輯不能監(jiān)測(cè)1Hz輸入時(shí)鐘。此外，DS314xx DPLL不能因?yàn)槿鄙儆行У?Hz輸入時(shí)鐘（即沒(méi)有時(shí)鐘沿）或頻偏而失效。如果需要監(jiān)測(cè)1Hz輸入時(shí)鐘的有效信號(hào)和/或頻率，則必須在DS314xx器件外部增加監(jiān)測(cè)功能。

　　對(duì)于來(lái)自系統(tǒng)或子系統(tǒng)（GPS接收機(jī)或IEEE 1588等從設(shè)備）的1Hz信號(hào)，系統(tǒng)可能已經(jīng)對(duì)1Hz信號(hào)源進(jìn)行了必要監(jiān)測(cè)。這種情況下，系統(tǒng)軟件可從信號(hào)源接收時(shí)鐘的狀態(tài)信息，并且利用相應(yīng)的VALCR位控制1Hz時(shí)鐘的有效工作或禁止。

　　如果系統(tǒng)沒(méi)有對(duì)1Hz信號(hào)源進(jìn)行必要監(jiān)測(cè)，則可在FPGA邏輯電路中構(gòu)建監(jiān)測(cè)電路。將來(lái)自DS314xx的高速時(shí)鐘信號(hào)（例如50MHz或100MHz）連接至FPGA。FPGA內(nèi)部邏輯電路可在每個(gè)1Hz時(shí)鐘周期內(nèi)對(duì)高速時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)。如果使用100MHz時(shí)鐘信號(hào)時(shí)，以這種方式測(cè)量頻率時(shí)，分辨率可以達(dá)到0.01ppm。如果發(fā)現(xiàn)測(cè)得的頻率過(guò)高或過(guò)低，F(xiàn)PGA的監(jiān)測(cè)邏輯電路可以指示頻率超出技術(shù)指標(biāo)。隨后，系統(tǒng)軟件即可利用DS314xx器件中的VALCR位禁止1Hz時(shí)鐘操作。

　　工作在1Hz時(shí)鐘時(shí)，如果將VALCR位清零，DPLL將自動(dòng)鎖定到下一優(yōu)先級(jí)的有效輸入時(shí)鐘；如果沒(méi)有其它時(shí)鐘，則可切換到保持狀態(tài)。其它輸入可以是1Hz或更高頻率的任意時(shí)鐘。

　　1Hz輸入時(shí)鐘無(wú)效時(shí)，DS314xx DPLL的工作狀況

　　DPLL鎖定到一個(gè)停止翻轉(zhuǎn)（例如電纜斷開(kāi)）的1Hz輸入時(shí)鐘時(shí)，DPLL不能快速識(shí)別時(shí)鐘沒(méi)有翻轉(zhuǎn)。這是因?yàn)樾盘?hào)出現(xiàn)時(shí)，DPLL每秒只能接收到一個(gè)相位更新。DPLL在數(shù)秒內(nèi)才能退出鎖存狀態(tài)，并且可能在Prelocked/Prelocked2、鎖存、失鎖狀態(tài)之間切換狀態(tài)，不會(huì)進(jìn)入保持狀態(tài)。

　　當(dāng)DPLL退出鎖存狀態(tài)（如果使能，會(huì)在DS314xx INTREQ引腳產(chǎn)生中斷請(qǐng)求），系統(tǒng)軟件應(yīng)該有所反應(yīng)，判斷1Hz信號(hào)故障，然后清除VALCR位。此時(shí)，允許DPLL切換到下一個(gè)有效輸入，或在沒(méi)有其它輸入時(shí)鐘的情況下進(jìn)入保持狀態(tài)。

　　如果系統(tǒng)軟件沒(méi)有禁止失效的1Hz時(shí)鐘，DPLL在1Hz信號(hào)恢復(fù)時(shí)仍然嘗試鎖存到1Hz信號(hào)，DPLL鎖存將非常緩慢。特別是，DPLL頻率可能在最終鎖定到1Hz輸入時(shí)鐘之前，一直移動(dòng)在HRDLIM字段設(shè)定的正、負(fù)門(mén)限。該鎖定過(guò)程可能花費(fèi)數(shù)十或數(shù)百秒。如果系統(tǒng)軟件檢測(cè)到DPLL頻率偏離標(biāo)稱值過(guò)多，可通過(guò)清零然后再置位輸入時(shí)鐘的VALCR位進(jìn)行干預(yù)。從而允許DPLL使用其相位擴(kuò)充程序在數(shù)秒內(nèi)鎖定。

　　進(jìn)入、退出保持狀態(tài)所需要的額外步驟

　　配置工作在1Hz時(shí)，DS314xx DPLL只有從DS314xx輸入時(shí)鐘模塊接收到“新選定的參考時(shí)鐘”信號(hào)時(shí)，才能退出保持狀態(tài)。為確保從1Hz時(shí)鐘產(chǎn)生該信號(hào)，系統(tǒng)軟件必須能夠執(zhí)行以下操作：

　　無(wú)效的1Hz輸入時(shí)鐘必須標(biāo)記為無(wú)效。通過(guò)清除相應(yīng)的VALCR位或?qū)⑤斎霑r(shí)鐘的優(yōu)先級(jí)設(shè)置為0實(shí)現(xiàn)。

　　有效的1Hz輸入時(shí)鐘必須標(biāo)記為有效。通過(guò)置位相應(yīng)的VALCR位或?qū)⑤斎霑r(shí)鐘的優(yōu)先級(jí)設(shè)置為非零值實(shí)現(xiàn)。

　　如果將DPLL強(qiáng)制為保持狀態(tài)，系統(tǒng)軟件必須利用DPLLCR2.STATE字段執(zhí)行額外的幾個(gè)步驟。當(dāng)STATE字段返回到自動(dòng)狀態(tài)轉(zhuǎn)換時(shí)，如果輸入時(shí)鐘保持有效，則不產(chǎn)生“新選定的參考時(shí)鐘”信號(hào)，DPLL不會(huì)退出保持狀態(tài)。為了避免這種現(xiàn)象，系統(tǒng)軟件應(yīng)將DPLL STATE字段切回到自動(dòng)狀態(tài)，然后執(zhí)行以下步驟：

　　如果DPLLCR1.REVERT=0，則將其置1。

　　清除然后再置位最高優(yōu)先級(jí)、有效輸入時(shí)鐘對(duì)應(yīng)的VALCR位。

　　將REVERT位恢復(fù)到其原始值。

　　以上步驟使輸入時(shí)鐘模塊產(chǎn)生“新選定的參考時(shí)鐘”信號(hào)，它允許DPLL退出保持狀態(tài)并鎖定至最高優(yōu)先級(jí)的有效輸入時(shí)鐘。

　　增大ppm調(diào)整以滿足Stratum 3標(biāo)準(zhǔn)所需的軟件支持

　　對(duì)于頻率≤ 0.06Hz，每秒鐘只有一次相位更新時(shí)，鎖定在1Hz輸入時(shí)鐘的DS314xx DPLL的頻率變化非常緩慢。例如，在鎖存狀態(tài)下，改變9.2ppm的頻率可能需要10分鐘以上的時(shí)間。為了滿足stratum 3標(biāo)準(zhǔn)，系統(tǒng)需要在100s內(nèi)鎖定至新的輸入時(shí)鐘。如果輸入時(shí)鐘的頻率與DPLL的當(dāng)前頻率相差高達(dá)9.2ppm，如果DPLL采用常規(guī)的鎖存機(jī)制，顯然不能滿足100s的要求。

　　幸運(yùn)的是，系統(tǒng)軟件可利用以下步驟大大加速這一過(guò)程：

　　從DS31400外部的時(shí)鐘監(jiān)測(cè)器獲得新的1Hz輸入時(shí)鐘的頻率。

　　（如果信號(hào)發(fā)生頻率躍變，這也可能是當(dāng)前1Hz時(shí)鐘信號(hào)的新頻率。）

　　計(jì)算新頻率與FREQ寄存器字段讀取的當(dāng)前DPLL頻率之差。

　　將DPLL當(dāng)前頻率寫(xiě)入手動(dòng)保持頻率字段HOFREQ。

　　將DPLLCR2.HOMODE和MINHO設(shè)置為01，將DPLL配置為手動(dòng)保持。

　　通過(guò)設(shè)置DPLLCR2.STATE=010，強(qiáng)制DPLL進(jìn)入保持狀態(tài)。

　　調(diào)整HOFREQ字段的手動(dòng)保持頻率，將其更改到新的頻率。為達(dá)到GR-1244 stratum 3標(biāo)準(zhǔn)要求，變化率應(yīng)小于2.9ppm/s。

　　通過(guò)設(shè)置DPLLCR2.STATE=000，允許DPLL進(jìn)行自動(dòng)狀態(tài)轉(zhuǎn)換。

　　清除然后置位相應(yīng)的VALCR位，允許DPLL退出保持狀態(tài)。

　　將DPLLCR2.HOMODE和MINHO設(shè)置為10。

　　DPLL將快速鎖定至1Hz輸入時(shí)鐘。

　　輸出、輸入之間的相位差不為零

　　DS314xx DPLL開(kāi)始跟蹤1Hz輸入時(shí)鐘時(shí)，它將輸入時(shí)鐘的當(dāng)前相位設(shè)置為其相位目標(biāo)，該目標(biāo)相位通常為0°。DPLL鎖定時(shí)，DPLL的PHASE寄存器字段中的零值或接近于零的數(shù)值表示DPLL已經(jīng)鎖定到選定的目標(biāo)相位。該DPLL的輸出時(shí)鐘信號(hào)與DPLL的目標(biāo)相位對(duì)齊，因此與1Hz輸入時(shí)鐘之間存在一個(gè)固定的相位關(guān)系，通常是一個(gè)不為零的數(shù)值。

　　對(duì)于要求輸出必須與1Hz輸入同相的應(yīng)用，或者輸出與輸入相位必須存在受系統(tǒng)控制的相位關(guān)系時(shí)，Maxim提供的DS31408和DS31415兩款器件能夠滿足這一需求，這些器件包含另外一個(gè)稱為時(shí)間引擎的模塊。該時(shí)間引擎使得器件能夠鎖定至1Hz輸入時(shí)鐘，并產(chǎn)生相位精確的輸出時(shí)鐘。

　　總結(jié)

　　Maxim的DS314xx時(shí)鐘同步IC可以進(jìn)行現(xiàn)場(chǎng)升級(jí)，使其鎖定至1Hz （1PPS）輸入時(shí)鐘信號(hào)。利用外部1Hz信號(hào)監(jiān)測(cè)電路，并借助本文介紹的系統(tǒng)軟件提供少量支持，即可將DS314xx器件構(gòu)建成符合標(biāo)準(zhǔn)的時(shí)鐘同步系統(tǒng)，能夠工作在1Hz和更高頻率的任意輸入時(shí)鐘。