圖1  系統(tǒng)總體結構框圖

　　2  LED顯示屏基本工作原理

　　對大屏幕LED顯示屏來說，列顯示數(shù)據通常采用的是串行傳輸方式，行采用1/16的掃描方式。圖2為16×32點陣屏單元模塊的基本結構，列驅動電路采用4個74HC595級聯(lián)而成。在移位脈沖SRCLK的作用下，串行數(shù)據從74HC595的數(shù)據端口SER一位一位地輸入，當一行的所有32列數(shù)據傳送完后，輸出鎖存信號RCLK并選通行信號Y0，則第1行的各列數(shù)據就可按要求顯示。按同樣的方法顯示其余各行，當16行數(shù)據掃描一遍（即完成一個周期）后，再從第1行開始下一個周期的掃描。只要掃描的周期小于20 ms，顯示屏就不閃爍。

　　圖2  16×32點陣屏基本結構

　　256×1024大屏幕顯示屏由16×32個的16×32點陣屏級聯(lián)而成。為了縮短控制系統(tǒng)到屏體的信號傳輸時間，將顯示數(shù)據分為16個區(qū)，每個區(qū)由16×1024點陣組成，每行數(shù)據為1024/8=128字節(jié)，顯示屏的像素信號由LED顯示屏的右側向左側傳輸移位，把16個分區(qū)的數(shù)據存在同一塊存儲器。一屏的顯示數(shù)據為32 KB，要準確讀出16個分區(qū)的數(shù)據，其存儲器的讀地址由16位組成，由于數(shù)據只有32 KB，因此最高可置為0。其余15位地址從高到低依次為：行地址（4位）、列地址（7位）、分區(qū)地址（4位）。4位分區(qū)地址的譯碼信號（Y0～Y15）作為鎖存器的鎖存脈沖，在16個讀地址發(fā)生周期內，依次將第1～16分區(qū)的第1字節(jié)數(shù)據鎖存到相應的鎖存器，然后在移位鎖存信號上升沿將該16字節(jié)數(shù)據同時鎖存入16個8位并轉串移位寄存器組中。在下一個16個讀地址發(fā)生時鐘周期，一方面，并轉串移位寄存器將8位數(shù)據移位串行輸出，移位時鐘為讀地址發(fā)生時鐘的二分頻；另一方面，依次將16個分區(qū)的第2字節(jié)數(shù)據讀出并鎖入相應的鎖存器，按照這種規(guī)律將所有分區(qū)的第一行數(shù)據依次全部讀出后，在數(shù)據有效脈沖信號的上升沿將所有串行移位數(shù)據輸出，驅動LED顯示。接下來，移位輸出第2行的數(shù)據，在此期間第1行保持顯示；第2行全部移入后，驅動第2行顯示，同時移入第3行……按照這種各分區(qū)分行掃描的方式完成整個LED大屏幕的掃描顯示。

　　3  基于FPGA顯示屏控制器的設計

　　3.1  FPGA控制模塊總體方案

　　如圖3所示，F(xiàn)PGA控制模塊主要由單片機與FPGA接口及數(shù)據讀寫模塊、讀地址發(fā)生器、譯碼器、行地址發(fā)生器、數(shù)據鎖存器組、移位寄存器組、脈沖發(fā)生器等模塊組成。

　　圖3  FPGA控制模塊總體結構框圖

　　讀地址發(fā)生器主要產生讀地址信號，地址信號送往MCU 　　MCU Microcontroller(微控制器)又可簡稱MCU 或μ C,也有人稱為單芯片微控制器(Single Chip Microcontroller),將ROM、RAM、 CPU、I/O 集合在同一個芯片中,為不同的應用場合做不同組合控制.微控制器在經過這幾年不斷地研究,發(fā)展,歷經4 位,8 位, 到現(xiàn)在的16 位及32 位,甚至64 位.經過20多年的發(fā)展，其成本越來越低，而性能越來越強大，這使其應用已經無處不在，遍及各個領域。 接口及數(shù)據讀寫模塊，讀取外部SRAM1或SRAM2中已處理好的LED顯示屏數(shù)據，并把數(shù)據按分區(qū)方式送到數(shù)據鎖存器組鎖存。鎖存器輸出16分區(qū)數(shù)據，通過移位寄存器組實現(xiàn)并串轉換得到顯示屏所需要的串行數(shù)據，并送往LED顯示屏列驅動電路。脈沖發(fā)生器為各模塊提供相應的同步時鐘，行地址發(fā)生器產生相應的行信號送往顯示屏的行驅動電路。

　　3.2  單片機與FPGA接口及數(shù)據讀寫模塊

　　單片機與FPGA接口及數(shù)據讀寫模塊結構如圖4所示。單片機從EEPROM中讀取數(shù)據并根據顯示要求進行處理后，通過接口及數(shù)據讀寫模塊把數(shù)據送往數(shù)據緩沖器 　　緩沖器是種保持加、卸試驗力平穩(wěn)，或減緩試樣斷裂時沖擊的裝置。它可以彌補不同數(shù)據處理速率速度差距，也可以起到緩沖避震作用，及起到實現(xiàn)數(shù)據傳送同步的作用等。它涉及的領域非常廣泛，有電信設備、數(shù)控處理、生化科技、系統(tǒng)安全等。它在不同的領域有著不同的名稱，其中常見的有寄存緩沖器、汽車彈簧緩沖器（緩沖膠）、電梯緩沖器等。它分常用緩沖器（常說緩沖器）和三態(tài)緩沖器。 SRAM1或SRAM2。為提高數(shù)據的傳輸速度，保證顯示效果的連續(xù)性，在系統(tǒng)中采用雙體切換技術來完成數(shù)據存儲過程。也就是說，采用雙SRAM存儲結構，兩套完全獨立的讀、寫地址線和數(shù)據線　　數(shù)據線就是連接移動設備和電腦達到傳送鈴聲、圖片等數(shù)字類信息文件的通路工具?，F(xiàn)在隨著電子行業(yè)日新月異的發(fā)展，數(shù)據線已經成為了我們生活中不可獲缺的部分。 輪流切換進行讀寫。工作時，F(xiàn)PGA在一個特定的時間只從兩塊SRAM中的一塊讀取顯示的數(shù)據進行顯示，同時另外一塊SRAM與MCU進行數(shù)據交換。MCU會寫入新的數(shù)據，依次交替工作，可實現(xiàn)左移、上移、雙屏等顯示模式。如果顯示的內容不改變，即一塊SRAM里的數(shù)據不變時，MCU不需要給另外一塊SRAM寫數(shù)據。

　　圖4  單片機與FPGA接口及數(shù)據讀寫模塊結構框圖

　　圖5  數(shù)據讀寫狀態(tài)轉換圖

　　該模塊采用VHDL有限狀態(tài)機來實現(xiàn)，整個控制分為4個狀態(tài)，其狀態(tài)轉換圖如圖5所示。其工作過程如下：系統(tǒng)開機進入初始狀態(tài)ST0，單片機的寫入使能端E為低電平，單片機從EEPROM中讀取數(shù)據并把數(shù)據寫入到SRAM1，同時FPGA讀取SRAM2中的數(shù)據；當單片機數(shù)據寫完一屏數(shù)據后E變?yōu)楦唠娖?，當FPGA從SRAM2中讀完數(shù)據、結束信號READ_END為低電平時，進入ST1狀態(tài)。

　　在ST1狀態(tài)下，若沒有新的數(shù)據寫入則E保持高電平，F(xiàn)PGA讀取SRAM1的數(shù)據，為靜態(tài)顯示；只有當單片機的讀入控制信號E為低電平且READ_END為低電平時，進入ST2狀態(tài)。在ST2狀態(tài)下，單片機把數(shù)據寫入SRAM2，同時FPGA讀取SRAM1的數(shù)據，單片機數(shù)據寫完后E變?yōu)楦唠娖?，當FPGA一屏數(shù)據讀完后READ_END為低電平，進入ST3狀態(tài)。在ST3狀態(tài)下，如果沒有新數(shù)據寫入E為高電平，F(xiàn)PGA讀取SRAM2中的數(shù)據。當單片機有新的數(shù)據寫入時E變?yōu)榈碗娖?，當FPGA一屏數(shù)據讀完后READ_END為低電平時，重新進入ST0狀態(tài)。通過這種周而復始的交替工作完成數(shù)據的寫入與讀取，其端口程序如下：

　　ENTITY WRITEREAD_SEL IS

　　PORT（

　　REST:IN STD_LOGIC;

　　CLK:IN STD_LOGIC;

　　E:IN STD_LOGIC; ??單片機寫入標記

　　WR:IN STD_LOGIC;??單片機寫控制信號

　　ADDR_WR:IN STD_LOGIC_VECTOR（15 DOWNTO 0）；??單片機寫地址信號

　　ADDR_RD:IN STD_LOGIC_VECTOR（15 DOWNTO 0）；??讀地址信號

　　DIN:IN STD_LOGIC_VECTOR（7 DOWNTO 0）；??單片機寫入數(shù)據

　　READ_END:IN STD_LOGIC;??讀一屏數(shù)據結束標記

　　D1,D2:BUFFER STD_LOGIC_VECTOR（7 DOWNTO 0）；??SRAM數(shù)據

　　AD1,AD2:OUT STD_LOGIC_VECTOR（15 DOWNTO 0）；??SRAM地址

　　WR1,WR2:OUT STD_LOGIC;??SRAM的寫控制信號

　　OE1,OE2:OUT STD_LOGIC; ??SRAM的讀控制信號

　　DOUT:OUT STD_LOGIC_VECTOR（7 DOWNTO 0））；??輸出數(shù)據

　　END ENTITY WRITEREAD_SEL;

　　3.3  讀地址發(fā)生器

　　讀地址發(fā)生器主要產生外部緩存器SRAM1（SRAM2）的讀地址信號，使系統(tǒng)能正確地從存儲器中讀取相應的顯示數(shù)據。其地址最高位為0，其余地址分別為行地址（hang[30]）、列地址（lie[60]）、分區(qū)地址（qu[30]）15位有效地址信號。在16個脈沖周期內讀出在SRAM1（SRAM2）中的16字節(jié)數(shù)據，其部分VHDL源程序如下：

　　ENTITY addressIS

　　PORT（

　　RDCLK:IN STD_LOGIC;??讀地址時鐘信號

　　CLR,ADDR_EN:IN STD_LOGIC;??清零及使能控制信號

　　READ_END:OUT STD_LOGIC;??一屏數(shù)據讀完信號

　　ADDR_RD:OUT STD_LOGIC_VECTOR（15 DOWNTO 0））；??產生的讀地址信號

　　END ENTITY address;

　　3.4  譯碼器

　　譯碼器模塊主要是產生16路的分區(qū)信號（低電平有效）分別控制16個鎖存器，把16個分區(qū)的顯示數(shù)據分別鎖存在相應的鎖存器中。

　　3.5  數(shù)據鎖存器組及移位寄存器組模塊

　　數(shù)據鎖存器組模塊由16個8位鎖存器組成鎖存器組，鎖存16個分區(qū)的數(shù)據。移位寄存器組模塊由16個8位移位寄存器組成，把各路鎖存器中8位并行數(shù)據轉換成同時輸出的16路串行數(shù)據，驅動LED顯示屏，實現(xiàn)數(shù)據的并串轉換。

　　其生成的元件符號如圖6所示。其中，DATA_IN[70]為每個分區(qū)的8位并行數(shù)據輸入，SCLK為移位時鐘，CLR為清零信號，LOAD為數(shù)據鎖存信號，CS[150]為16分區(qū)的輸入信號（接譯碼器的輸出），DATA_OUT[150]為16路的串行數(shù)據輸出。

　　圖6  并串轉換元件符號圖

　　3.6  脈沖發(fā)生器

　　系統(tǒng)采用1/16的掃描方式，把數(shù)據分為16分區(qū)，16分區(qū)數(shù)據同時傳送。假設刷新的頻率為60 Hz（即周期為16.67 ms），每一行顯示的時間約為16.67 ms/16=1.04 ms。每行有1024位，則移位脈沖周期為1.04/1024=1?02 μs，即移位頻率為0.983 MHz以上才能滿足要求。由于移位脈沖是數(shù)據讀取模塊時鐘的2分頻，因此系統(tǒng)的時鐘至少1.97 MHz以上，本系統(tǒng)采用50 MHz時鐘源。其時序圖如圖7所示。

圖7  時鐘產生時序圖
 

　　其中，RDCLK為FPGA讀取數(shù)據時鐘；SCLK是串行輸出的移位時鐘，是RDCLK的2分頻；LOAD是數(shù)據鎖存信號，每次讀完16個分區(qū)中的某個字節(jié)數(shù)據DATA后產生鎖存信號，數(shù)據鎖存在數(shù)據鎖存器組中，其時鐘是RDCLK的16分頻。

　　4  FPGA控制模塊的仿真測試

　　在QuartusII 5.1中建立一個工程，并建立原理圖文件，把單片機與FPGA接口及數(shù)據讀寫模塊、讀地址發(fā)生器、譯碼器、行地址發(fā)生器、數(shù)據鎖存器、移位寄存器、脈沖發(fā)生器等單元模塊所生的模塊元件符號連接起來，構成總控制模塊邏輯圖并對其功能仿真。仿真結果如圖8所示，從存儲器中讀取16字節(jié)數(shù)據，經并串轉換輸出16路的串行數(shù)據。從波形圖分析，功能正確，且各輸出端口信號均符合時序要求。

　　圖8  FPGA控制模塊仿真圖

　　5 結語

　　FPGA是在線可編程芯片，可以根據不同的用戶要求進行不同的編程， 縮短了系統(tǒng)的開發(fā)周期并節(jié)約了硬件的開發(fā)成本。本文以FPGA為主芯片，較完整地設計了大屏幕LED單色圖文顯示屏控制系統(tǒng)。隨著LED顯示屏技術的發(fā)展，FPGA與ARM或DSP 等芯片的組合，必將在雙色顯示屏和彩色顯示屏領域獲得廣泛的應用。